verilog时钟奇数分频原理

谢国旺

已于 2022-08-23 17:52:23 修改

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文章标签： fpga开发

于 2022-08-23 17:49:54 首次发布

本文链接：https://blog.csdn.net/m0_52478006/article/details/126489400

版权

如图，对系统时钟进行5分频。利用cnt_p对上升沿计数，cnt_n对下降沿计数，然后在cnt_p小于5/2的时候拉高clk_p（assign clk_p = （cnt_p < N/2）? 1 : 0），另一路同理。最终的输出时钟为：

assign clk_out = clk_p | clk_n

需要注意的一点是，cnt_p和cnt_n的计数不要放在同一个always块里面，分开来写。

祝你好运！

编辑于2022/8/23 17:40

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