Verilog学习之求两个数的差值设计

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前言

今天我们做的是第七道题——求两个数的差值，其实听名字就可以知道这道题其实特别的简单，只是两个数之间的比较求差而已，所以这道题我们就不具体写思路了，直接附上代码。求两个数的差值

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一、题目描述

根据输入信号a,b的大小关系，求解两个数的差值：输入信号a,b为8bit位宽的无符号数。如果a>b，则输出a-b，如果a≤b，则输出b-a。
接口信号图：

输入描述：
clk：系统时钟
rst_n：复位信号，低电平有效
a,b：8bit位宽的无符号数

输出描述：
c：8bit位宽的无符号数

二、代码展示

`timescale 1ns/1ns
module data_minus(
	input clk,
	input rst_n,
	input [7:0]a,
	input [7:0]b,

	output  reg [8:0]c
);
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n)
            c <= 0;
        else begin
            if(a > b)
                c <= a-b;
            else
                c <= b-a;
        end 
    end
endmodule

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总结

以上就是我在做这道题时的思路，以及代码的编写，如果还有更多更好的解法，欢迎读到这篇文章的朋友们在评论区告诉我，共同进步嘛。