FPGA组合逻辑——竞争和冒险的原因与解决

已于 2023-08-06 17:42:17 修改
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文章标签： fpga开发
于 2023-07-28 20:29:32 首次发布
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在这里插入图片描述
电路和器件中是存在延时的，~A中反相器的延迟，与A信号相与，产生毛刺。
不要试图去消除竞争冒险，组合逻辑中必定是有毛刺的。

解决方式：

  1. D触发器对竞争冒险不敏感；
  2. 组合逻辑不连接时钟、复位；
  3. 模块的输出通过寄存器延迟处理后输出。

时钟周期的确定：
在这里插入图片描述
Tco + Tdata + Tus = Tmin
寄存器传输延时 + 组合逻辑延时 + 建立和保持时间 = 最小时钟周期
提高时钟频率的做法：只能修改Tdata，即优化硬件实现过程

开局一根电烙铁d
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