北纬二六-CSDN博客

原创 rgmii2gmii_20240920

【代码】rgmii2gmii_20240920。

2024-10-30 14:52:46 98

原创 mdio_cfg

【代码】mdio_cfg。包含TB

2024-09-13 15:35:15 117

原创 vscode配置vivado不卡顿

cmd /S /k "code -g [file name]:[line number]

2024-07-18 16:41:13 119

原创 FPGA On-chip temperature measurement

在HP I/O bank中，当测量VCCO电源时，SYSMON_VUSER[3:0]_MONITOR必须设置为VCCO。因此，当VCCINT为1V时，它将生成一个输出代码，这个代码是1/3乘以1024，即341（十进制），在十六进制中表示为155h。理解：DEN为高电平，DWE为高则为写，DWE为低则为读。例如，如果您想使用VUSER0来测量bank 66的VCCO电压，您需要将SYSMONE1的SYSMON_VUSER0_BANK设置为66，并将SYSMON_VUSER0_MONITOR设置为VCCO。

2024-05-11 09:35:52 3

原创 process_system_reset(pg164)

1 16个持续时钟周期复位信号生成

2024-04-10 13:52:19 223 1

原创 CLB resource -ug574(ultrascale系列)

【代码】CLB resource -ug574(ultrascale系列)

2024-04-07 18:34:00 234

原创 selectmap使用学习

selmap配置FPGA

2024-04-07 11:15:16 581

原创 tb_8b10b

【代码】tb_8b10b。

2024-01-16 23:32:37 370 1

原创 8b10b_encode

根据8b10b编解码spec 完成两级流水线编码

2024-01-16 23:25:25 400 1

原创 8b10b_decode

根据spec使用两级流水线完成8b10b编码，附赠解码

2024-01-16 23:23:48 413 1

原创 vivado fifo原语使用详解

使用原语开发例化fifo可以减轻开发复杂度，减少资源浪费，增加系统灵活性。

2023-05-16 16:18:15 2790

原创 FDMA读写bram

搭建完毕后即可：和native搭建系统一模一样，首先系统时钟进来，进过pll配置后，输出100M时钟，将100M时钟作为系统复位低速时钟，pll的locked信号作为复位，复位出来的信号作为全局复位，将该信号作为所有控制模块下的复位信号。2.第二个为外部复位信号输入，通常我们复位使用时钟稳定后的locked信号，所以可以将pll输出的locked接上去，其次dcm_locked为 pll 的locked信号，因此我们将locked也接到上面。4.软核的复位信号，本次没使用软核，不需要。

2023-05-09 16:42:06 195

原创 vivado IP核封装

右键：creat interfination,从上往下依次是，这个封装接口的名字，是从口还是主口，以及接口文件存放地方，一般都放ip生成的地方。3.点击如下所示，生成创建IP封装，就是将当前的工程内部的代码封装为ip，如果你是有次级目录的都一起添加进来无所谓。1.创建新的vivado工程这个工程可以是随意创建的，只是想借助vivado这个工具罢了。4.接下来的位置选择就是你想自己的IP封装完放到哪个地方，选好文件夹后：一直点击OK就行。2.将需要封装的源码文件添加到工程当中。

2023-05-09 12:40:03 769