FPGA学习 Vivado使用篇

vivado菜单指南：

创建设计源文件（add or create design sources）：

在创建源文件后，会要求对其所在模块进行创建：

而后会在资源区看到我们创建的模块：

下面以一个工程为例：

 RTL原理图如下：

关于引脚绑定：

 

学习查看用户手册和开发板原理图是一个硬件工程师的基本要求。

然后点击保存，会要求生成一个XDC约束文件（用于引脚绑定）

 在此说明，我们也可通过书写XDC约束文件来进行引脚绑定。本文使用第一种方法，先绑定引脚，让系统自动生成XDC约束文件。

至此，我们已经完成了一个FPGA工程，接下来我们进行编译部分。

在项目菜单（最左边）选择Run Synthesis，逻辑综合之后，我们要进行一个系统时钟的约束，点击Open Synthesized Design下的Constraints Wizard，输入系统时钟频率为50MHz，然后回车结束。

完成后，我们可以直接选择生成比特流文件（Generate Bitstream），在这个过程中，它会自动进行布局布线（Implementation）。

完成布局布线后，选择打开硬件管理（Open Hardware Manager），进行硬件下载与验证。

在进行硬件验证前，我们可以先进行仿真（Simulation）。按上述创建设计源文件的方法，创建仿真文件（Simulation Sources)，输入代码后，点击运行（Run Simulation），选择行为级（Behavioral）仿真。