「HDLBits题解」Always if

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已于 2024-01-12 17:59:59 修改

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分类专栏： HDLBits 题解文章标签： fpga开发 Verilog

于 2024-01-12 17:59:48 首次发布

本文链接：https://blog.csdn.net/m0_54689021/article/details/135559217

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本文分享了一个使用Verilog编写的条件选择器模块代码，通过HDLBits仿真，展示了如何结合输入信号和选择器控制输出。模块接受a和b两个输入，以及sel_b1和sel_b2的选择信号，根据选择条件动态地将b或a赋值给out_assign和out_always。

摘要由CSDN通过智能技术生成

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益

题目链接：Always if - HDLBits

// synthesis verilog_input_version verilog_2001
module top_module(
    input a,
    input b,
    input sel_b1,
    input sel_b2,
    output wire out_assign,
    output reg out_always   ); 

    assign out_assign = (sel_b1 && sel_b2) ? b : a ; 

    always @(*) begin
        if (sel_b1 && sel_b2) out_always = b ; 
        else out_always = a ;  
    end

endmodule