verilog代码中输入信号的in_valid和data的处理

已于 2024-03-18 16:30:06 修改
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文章标签： fpga开发
于 2024-01-03 11:45:12 首次发布
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想要将data保存下来供后续使用，不要用if(in_valid)这种方式，这样会让in_valid和data错位，不再同步。

就会出现如下问题：

、第一个bit就被丢掉了

解决方法：

最后是决定将valid也延迟一个时钟，使得二者匹配

KevinY7
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