Verilog学习笔记（9）Modelsim仿真_串口数据发送

1.状态机代码设计与仿真

1.1 串口数据发送

 1.TX为串口输出端口;

2.rdy为空闲标志，字节发送时rdy为高;

3.data_in为准备发送的字节;

4.en_data_in为字节发送使能端口，高使能;

5.发送波特率4800，系统时钟频率24MHz;

状态规划：

代码：

//串口发送模块

module UART_TXer(
                 clk,
                 res,
                 data_in,
                 en_data_in,
                 TX,
                 rdy
                 );

input            clk;
input            res;
i