ZYNQ&FPGA 时钟IP核(MMCM PLL)实验

本文介绍了ZYNQ 7系列FPGA的时钟资源,包括Clock Management Tiles (CMT)、MMCM和PLL的功能。讲解了全局时钟线结构、各种时钟缓冲器的作用,并阐述了MMCM和PLL在时钟频率合成、相位锁定方面的特点。通过黑金7010开发板的实例,展示了晶振连接及MMCM、PLL的应用。同时,提供了时钟IP核在硬件设计中的使用方法。
摘要由CSDN通过智能技术生成

时钟资源简介:

7系列的FPGA使用了专用的全局(Global)和区域(Regional)时钟资源来管理和设计不同的时钟需求。

Clock Management Tiles(CMT)提供了时钟合成(Clock frequency synthesis),倾斜矫正(deskew),过滤抖动(jitter filtering)功能。一个CMT包括一个MMCM和一个PLL。

7系列FPGA高层次时钟结构视图:

Clock Region:区域时钟

Clock Backbone:全局时钟线主干道,将FPGA分成左右两个部分,所有全局时钟布线都要从Clock Backbone经过

BUFG:全局时钟缓存,总共32个

HROW:水平时钟线,从水平方向贯穿每个时钟区域的中心区域,从而将时钟区域分成上下完全一致的两个部分

CMT Backbone:CMT(时钟管理单元)主干道

I/O column:外部信号或者时钟输入管脚

GT column:IP内部高速串行触发器

单个时钟域视图:

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