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Alwaysblock1
一、题目要求
使用赋值语句和组合always块构建与门。模块图如下。
二、分析
题目要求你用assign和always块来构建与门,其中out_assign是用assign语句赋值的与门,out_alwaysblock使用always块赋值的与门,关于always块的用法可以看题目的提示或者查看相关资料。这里always块赋值还有一个地方需要注意,即阻塞赋值和非阻塞赋值,可以阅读相关资料查看二者的不同。这里简单介绍一下二者的区别。
1)非阻塞(Non_Blocking)赋值方式(如b<=a)
1.在语句块中,上面的语句所赋的变量值不能立即就为下面的语句所用;
2.块结束时,才能完成赋值操作,而所赋的值时上一次赋值得到的;
3.在编写可综合的时序逻辑模块时,此方法最常用。
2)阻塞(Blocjing)赋值方式(b=a)
1.赋值语句执行完后,块才结束;
2.b的值在赋值语句执行完后立即就改变;
3.在时序逻辑中使用,可以会产生意想不到的结果。
下边给两个例子
3)非阻塞赋值:
module test(input wire a,input wire clk,output reg b,output reg c);
always @ (posedge clk)在clk的上升沿触发
begin
b<=a;
c<=b;
end
endmodule
该赋值方式得到的电路图如下
这里可以看到,bc两个寄存器是有联系的。
4)阻塞赋值
module test(input wire a,input wire clk,output reg b,output reg c);
always @ (posedge clk)//在clk的上升沿触发
begin
b=a;
c=b;
end
endmodule
该赋值方式得到的电路图如下
而着这两个bc寄存器是没有联系的。
上述区别来源于夏宇闻《Verilog数字系统设计教程》第四版,感兴趣的可以自行查阅。
本题代码如下
module top_module(
input a,
input b,
output wire out_assign,
output reg out_alwaysblock
);
assign out_assign = a & b;
always @ (*)
begin
out_alwaysblock <= a & b;
end
endmodule
题目要求里边有这么一句话:由于赋值语句和组合always块函数相同,因此没有办法强制您同时使用这两个方法。但你是来训练的,对吧?
告诉我们赋值语句和always块函数相同,就是说虽然二者的表达方式不一样,但得到的结果都是一样的。
用quartus画出的电路图如下,可以看到电路结构是一样的,或者可以看下方的仿真图,输出out_assign,out_alwaysblock的波形是一样的。
三、仿真图
Alwaysblock2
一、题目要求
用三种方式构建异或门