[数字ic学习日记] DAY4 [verilog刷题总结] HDLBits119-127

已于 2023-12-03 22:38:29 修改
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于 2023-12-03 22:34:34 首次发布
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        状态机，启动！！！

Finite State Machines

119 Simple FSM 1 (asynchronous reset)

        Moore型和Mealy型状态机：

  • 摩尔状态机：输出只和当前状态有关而与输入无关。在波形上，如果想输出z=1，必须C状态形成，即寄存器中的两个1都打进去后才可以，输出z=1会在下一个有效沿到来的时候被赋值。
  • 米利状态机：输出不仅和当前状态有关而且和输入有关。在波形上，状态在B的时候如果输入为1，则直接以组合电路输出z=1，不需要等到下个有效沿到来。

        题目要求设计如图所示的摩尔型状态机，使用异步复位。题目给了两段式状态机的模板。

module top_module(
    input clk,
    input areset,    // Asynchronous reset to state B
    input in,
    output out);//  

    parameter A=0, B=1; 
    reg state, next_state;

    always @(*) begin    // This is a combinational always block
            case(state)
                A:begin
                    if(in==1)
                    	next_state<=A;
                    else
                        next_state<=B;
                end
                B:begin
                    if(in==1)
                    	next_state<=B;
                    else
                        next_state<=A;
                end
                default:;
            endcase
        end

    always @(posedge clk, posedge areset) begin    // This is a sequential always block
        // State flip-flops with asynchronous reset
        if(areset)
            state<=B;
        else
        	state<=next_state;// State transition logic
    end

    // Output logic
    // assign out = (state == ...);
    assign out = (state==B);
endmodule

120 Simple FSM 1 (synchronous reset)

        与119一致，只是复位变成了同步复位，同时题目给的模板变成一段式。

// Note the Verilog-1995 module declaration syntax here:
module top_module(clk, reset, in, out);
    input clk;
    input reset;    // Synchronous reset to state B
    input in;
    output out;//  
    reg out;

    // Fill in state name declarations
	parameter A = 0,B = 1;
    reg present_state, next_state;

    always @(posedge clk) begin
        if (reset==1'b1) begin  
            present_state<=B;
            out<=1'b1;// Fill in reset logic
        end else begin
            case (present_state)
                // Fill in state transition logic
                A:begin
                    if(in==1'b1)
                        next_state=A;
                    else
                        next_state=B;
                end
                B:begin
                    if(in==1'b1)
                        next_state=B;
                    else
                        next_state=A;
                end
            endcase

            // State flip-flops
            present_state = next_state;   

            case (present_state)
                // Fill in output logic
                A:out=1'b0;
                B:out=1'b1;
            endcase
        end
    end

endmodule

        这道题被阻塞赋值和非阻塞赋值整神了，在这里always里下意识用了非阻塞赋值结果报错，想了想如果用非阻塞，会在always结束才更新next_state的值。

        这里还有一个点想不明白，在复位的代码里，更不更新present_state也对输出不产生影响呀，不明白为啥把present_state<=B删掉报错。

121 Simple FSM 2 (asynchronous reset)

        这道题有两个状态，两个输入和一个输出，异步复位。题目给的两段式的状态机模板。

module top_module(
    input clk,
    input areset,    // Asynchronous reset to OFF
    input j,
    input k,
    output out); //  

    parameter OFF=0, ON=1; 
    reg state, next_state;

    always @(*) begin
        // State transition logic
        case(state)
                OFF:begin
                    if(j==1)
                        next_state<=ON;
                    else
                        next_state<=OFF;
                end
                ON:begin
                    if(k==1)
                        next_state<=OFF;
                    else
                        next_state<=ON;
                end
        endcase
    end

    always @(posedge clk, posedge areset) begin
        // State flip-flops with asynchronous reset
        if(areset)
            state<=OFF;
        else begin
            state<=next_state;
        end    
    end

    // Output logic
    // assign out = (state == ...);
    assign out = (state==ON);

endmodule

122 Simple FSM 2 (synchronous reset)

        与121相同，变成了同步复位。

module top_module(
    input clk,
    input reset,    // Synchronous reset to OFF
    input j,
    input k,
    output out); //  

    parameter OFF=0, ON=1; 
    reg state, next_state;

    always @(*) begin
        // State transition logic
        case(state)
        	ON:begin
                if(k==1)
                    next_state<=OFF;
                else
                    next_state<=ON;
            end
            OFF:begin
                if(j==1)
                    next_state<=ON;
                else
                    next_state<=OFF;
            end
        endcase
    end

    always @(posedge clk) begin
        // State flip-flops with synchronous reset
        if(reset)
            state<=OFF;
        else
            state<=next_state;
    end

    // Output logic
    // assign out = (state == ...);
    assign out = (state == ON);

endmodule

        感觉这四个题不仅考了状态机还想考同步异步复位的知识点，却没想到我花时间最多的地方在纠结一段式的阻塞赋值和非阻塞赋值。。。。。。。

123 Simple state transitions 3

        给了状态转移表和编码方式，要求完成状态机代码的设计。

        这个题其实把状态转移图画出来就好了。 值得注意的是，本题并没有给出复位和时钟，所以整体其实是个组合逻辑。

module top_module(
    input in,
    input [1:0] state,
    output [1:0] next_state,
    output out); //

    parameter A=0, B=1, C=2, D=3;

    always @(*)begin
        case(state)
            A:begin
                if(in==1)
                    next_state=B;
                else
                    next_state=A;
            end
            B:begin
                if(in==1)
                    next_state=B;
                else
                    next_state=C;
            end
            C:begin
                if(in==1)
                    next_state=D;
                else
                    next_state=A;
            end
            D:begin
                if(in==1)
                    next_state=B;
                else
                    next_state=C;
            end
        endcase
        
    end
    
    assign out = (state==D);
  
endmodule

124 Simple one-hot state transitions 3

        124和123的状态转移逻辑是一样的，不同的是124采用的是独热码的编码方式。

module top_module(
    input in,
    input [3:0] state,
    output [3:0] next_state,
    output out); //

    parameter A=0, B=1, C=2, D=3;

    // State transition logic: Derive an equation for each state flip-flop.
    assign next_state[A] = (state[A]&~in)|(state[C]&~in);
    assign next_state[B] = (state[A]&in)|(state[B]&in)|(state[D]&in);
    assign next_state[C] = (state[B]&~in)|(state[D]&~in);
    assign next_state[D] = state[C]&in;

    // Output logic: 
    assign out = state[D];

endmodule

125 Simple FSM 3 (asynchronous reset)

        与123的状态转移逻辑相同，不同的是加入了时钟和复位，采用异步复位。

module top_module(
    input clk,
    input in,
    input areset,
    output out); //
    
	parameter A=2'b00,B=2'b01,C=2'b10,D=2'b11;
    reg [1:0] state,next_state;
    // State transition logic
    always @(*)begin
        case(state)
            A:begin
                if(in==1)
                    next_state<=B;
                else
                    next_state<=A;
            end
            B:begin
                if(in==1)
                    next_state<=B;
                else
                    next_state<=C;
            end
            C:begin
                if(in==1)
                    next_state<=D;
                else
                    next_state<=A;
            end
            D:begin
                if(in==1)
                    next_state<=B;
                else
                    next_state<=C;
            end
        endcase
    end
    // State flip-flops with asynchronous reset
    always @(posedge clk or posedge areset)begin
        if(areset) 
            state<=A;
        else
            state<=next_state;
    end
    // Output logic
    assign out = (state == D);
	
endmodule

126 Simple FSM 3 (synchronous reset)

        与125相同，不同的是复位方式变成了同步复位。

module top_module(
    input clk,
    input in,
    input reset,
    output out); //
    
	parameter A=2'b00,B=2'b01,C=2'b10,D=2'b11;
    reg [1:0] state,next_state;
    // State transition logic
    always @(*)begin
        case(state)
            A:begin
                if(in==1)
                    next_state<=B;
                else
                    next_state<=A;
            end
            B:begin
                if(in==1)
                    next_state<=B;
                else
                    next_state<=C;
            end
            C:begin
                if(in==1)
                    next_state<=D;
                else
                    next_state<=A;
            end
            D:begin
                if(in==1)
                    next_state<=B;
                else
                    next_state<=C;
            end
        endcase
    end
    // State flip-flops with asynchronous reset
    always @(posedge clk)begin
        if(reset) 
            state<=A;
        else
            state<=next_state;
    end
    // Output logic
    assign out = (state == D);
	
endmodule

127 Design a Moore FSM

        Q4.[10]一个大型蓄水池为几个用户服务。为了保持足够高的水位，三个传感器垂直放置在5英寸间隔。当水位高于最高传感器(S3)时，输入流量应为零。当水位低于最低传感器(S1)时，流量应在最大(公称流量阀和补充流量阀都打开)。上下传感器之间的流量是由两个因素决定的：水位和上次传感器之前的水位变化。如下表所示，每个水位都有一个与之相关的名义流量。如果传感器变化表明前一电平低于当前水平，则应进行标称流量。如果以前的水位高于楔形水位，则应通过开启补充流量阀(由OFR控制)来提高流量。明确表示所有状态

        每个状态的转换和输出。您的FSM的输入是S、S2和S3；输出是FR1、FR2、FR3和dfr。

        这个题有两个关键点，首先是根据当前水位来调整Nominal flow的个数，其次是根据前一状态的水位和当前状态的水位来控制Supplemental是否开关。同时题目要求异步复位为与水位长时间低的状态。

        这种题目先应该分析状态的个数以及状态转移的方式。此题中一共有6个状态，有fr1fr2fr3和dfr组成，{fr3,fr2,fr1}只有4中状态，{000,001,011,111}通过分析可以知道，当水位处于最高位和最低位时，dfr要么为0要么为1（前一状态不可能比现一状态还高，前一状态不可能比现一状态还低），在中间时，dfr都有两种选择，即前一状态要么比现一状态高，要么比现一状态低。

module top_module (
    input clk,
    input reset,
    input [3:1] s,
    output fr3,
    output fr2,
    output fr1,
    output dfr
); 
    parameter A=0,B=1,C=2,D=3,E=4,F=5;
    reg [2:0] state,next_state;
    always @(*)
        begin
            case(state)
                A:next_state = s[1]?B:A;
                B:next_state = s[2]?D:(s[1]?B:A);//看s第二位是否为1,若不为1,若1位位1任可保持在第二位，维持B状态，否则掉回A状态
                C:next_state = s[2]?D:(s[1]?C:A);
                D:next_state = s[3]?F:(s[2]?D:C);
                E:next_state = s[3]?F:(s[2]?E:C);
                F:next_state = s[3]?F:E;
                default:next_state = 'x;
            endcase
        end
    always @(posedge clk)
        begin
            if(reset)
                state <= A;
            else
                state <= next_state;
        end
    always @(*)
        begin
            case(state)
                A:{fr3,fr2,fr1,dfr} = 4'b1111;
                B:{fr3,fr2,fr1,dfr} = 4'b0110;
                C:{fr3,fr2,fr1,dfr} = 4'b0111;
                D:{fr3,fr2,fr1,dfr} = 4'b0010;
                E:{fr3,fr2,fr1,dfr} = 4'b0011;
                F:{fr3,fr2,fr1,dfr} = 4'b0000;
                default: {fr3,fr2,fr1,dfr} = 'x;
            endcase
        end
endmodule

&Ben
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开始报名后先提交报名资料，通过审核后缴纳考试费用，即算报名成功；如果报名成功后被抽中审核了的话，则须提交相关资料进行资格审查，通过审查即可参加考试，未通过审核则会将考试费用退还给您；
昇思25天学习打卡营第19天|ShuffleNet图像分类
randomize0的专栏
07-12 943
在第15-18日的学习内容中，我们陆陆续续学习了计算机视觉相关的模型包括图像语义分割、图像分类、目标检测等内容，这些模型的运算往往都是在大算力设备上运行的，今天学习一种可以在移动设备上运行的图像分类模型-“ShuffleNet”。ShuffleNetV1是旷视科技提出的一种计算高效的CNN模型，和MobileNet, SqueezeNet等一样主要应用在移动端，所以模型的设计目标就是利用有限的计算资源来达到最好的模型精度。
论文学习_B2SFinder: Detecting Open-Source Software Reuse in COTS Software
kitsch0x97的博客
07-09 1203
随着结构设计模式的广泛采用以及缩短上市时间的迫切需要，越来越多的商业现成（COTS）软件产品正在开源软件（OSS）项目之上开发。如此快速的应用程序开发会导致一些不良问题，包括许可证违规和安全问题。在这些问题中，OSS 重用漏洞是最严重的问题之一。：当一些易受攻击的 OSS 代码集成到软件中并在该软件中重用时，OSS 漏洞可能会被引入到 COTS 软件中。此类 OSS 漏洞（称为OSS重用漏洞）普遍存在，会对 COTS 软件的安全产生严重影响。
AI学习环境 没有更好的替代 - （Google）Drive + Colab
jomoly的博客
07-09 906
但是随着一系列拉扯和2010退出大陆市场，drive的定位就非常尴尬了，容量吧够用，但是比起来国内市场的狗大户就完全不够看，最重要的网速和访问得不到保证，所以尬吹党不少，但体验就是如人饮水冷暖自知，要不然这块市场也轮不到微软的onedrive，onenote这些小字辈后来居上了。至于能运行，乃至开发，调教大模型的环境，呃，如果您在校，可以问问学校的数据中心，估计会拍的很满，毕竟是一个A100卖到20万，万卡集群，用电约等于一座城市这样量级的投入，折算下来，每分钟上千+刀。卧龙凤雏，一时瑜亮。
base SAS programming学习笔记12(do loop)
ddjdd1234的博客
07-12 281
当使用point来指定行数读取的时候，需要使用stop避免结束读入数据的指针而引起连续读入该行数据，由于STOP会停止执行DATA步则不会将PDV的数据输出至输出数据集，因此需要加上OUTPUT来输出数据，将OUTPUT放入循环中则每次循环的数据都输出，如果放至循环外则只有最后一行数据输出。在上述程序中earned由于链接的是“+”,因此值都是保留到下一行，到第12月份仍然在执行循环，该循环完毕后month增至13，此时终止循环，因此输出的month=13;所以do until循环至少循环一次；
万字学习——DCU编程实战补充
zzzzzucc的博客
07-10 460
DCU加速器根据其主要功能可以划分为四个主要组件：执行引擎（Execution Engine），一个或多个DMA拷贝引擎（Copy Engine），内存控制器（Memory Controller）和DCU显存（DCU Memory）。常见的异构计算节点体系结构主要由四个部分组成：主存、多核处理器、I/O Hub和DCU加速器。DCU拥有自己的软件栈–HIP软件栈，也叫生态系统或软件层，用来支持基于HIP的异构计算的应用程序。rocm-smi命令可以查看DCU负载情况。我的理解大概是这样的。
【康复学习--LeetCode每日一题】2965. 找出缺失和重复的数字
Puppet__的博客
07-09 362
除上述的两个之外，对于所有满足1 <= x <= n * n 的 x ，都恰好存在一对 i, j 满足 0 <= i, j <= n - 1 且 grid[i][j] == x。返回一个下标从 0 开始、长度为 2 的整数数组 ans ，其中 ans[0] 等于 a ，ans[1] 等于 b。输入：grid = [[9,1,7],[8,9,2],[3,4,6]]解释：数字 2 重复，数字 4 缺失，所以答案是 [2,4]。输入：grid = [[1,3],[2,2]]

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