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RSS订阅原创 【DPS】绘制常见离散信号
上述代码对于uk直接赋值，也可以直接用单位阶跃序列的定义进行赋值，更为直观。matlab官方文档中关于复数相关的函数。思路：基于单位阶跃序列构造实指数序列。参考matlab官方文档。
2023-09-13 21:43:23
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原创 【控制】阿克曼底盘调试
霍尔传感器编码器的测速模块，配有 11 线强磁码盘，A B 双相输出 共同利用下，通过计算可得出车轮转一圈时，脉冲数可达30。M1与M2，高/低电平决定电机转动的方向（测试电机：直接向其接入12V以下电源，另一端接地，反之反转）TIM4用于生成PWM 四个通道接入两个电机的M1和M2，分别对应左前左后的PWM生成，控制转速。M1与M2为电机电源，通过TB6612FNG等电机驱动输出PWM信号，减速电机的转速。C1----霍尔编码器A相位 C2----霍尔编码器B相位。（ ）多项式的计算和参数的调试设置。
2023-08-15 11:27:47
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原创 【视觉】树莓派opencv常用操作
在cv.findContours函数中有三个参数，第一个是源图像，第二个是轮廓检索模式，第三个是轮廓逼近方法。该算法的四角点的排序的矫正系GPT所写，局限性在于，矩形倾斜角度大于45度时，矫正后的图像为左旋90度或右旋转90度，而非正立。轮廓的属性长宽比、固实性、圆度等多种属性能在实际应用中锁定特定的目标，排除干扰，详细文档有如下参考。CV_RETR_EXTERNAL只检测最外围轮廓，包含在外围轮廓内的内围轮廓被忽略。返回轮廓的list，list中每个对象都代表一个Numpy数组形式的轮廓。
2023-08-15 11:23:40
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原创 广义函数的微分性质的证明
广义函数是一类线性泛函，定义在一个测试函数的空间上。因为它们不是普通的函数，所以要用分部积分来定义它们的导数。这个结论可以通过分部积分得到。
2023-03-25 15:59:44
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原创 【模拟电子技术基础】半导体器件
本征半导体是纯净的晶体结构的半导体。运载电荷的粒子称为载流子，自由电子和空穴。本征半导体掺5价元素（磷等）多数载流子是自由电子，少数载流子是空穴。本征半导体掺3价元素（硼等）多数载流子是空穴，少数载流子是自由电子。扩散运动：载流子受扩散力的作用所作的运动称为扩散运动。扩散电流：载流子扩散运动所形成的电流称为扩散电流。漂移运动：载流子在电场力作用下所作的 运动称为漂移运动。漂移电流：载流子漂移运动所形成的电流称为漂移电流。扩散运动使靠近接触面P区的空穴浓度降低、靠近接触面N区的自由电子浓度降低
2023-03-17 17:08:08
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原创 时序逻辑电路总结【二】时序逻辑电路的描述与分析
采用触发器构成记忆电路，与组合电路相结合，构建与时间有关的逻辑电路，使当前输出控制后面的输出。时序电路用来产生时钟，脉冲和时序控制信号，主要应用于信息处理中的流程控制。
2023-02-25 01:00:41
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原创 时序逻辑电路总结【一】触发器
触发器（Flip-Flop）是一种具有记忆功能，可以存储二进制信息的双稳态电路，它是组成时序逻辑电路的基本单元，也是最基本的时序电路。
2023-02-12 17:59:20
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原创 【HDLbits刷题笔记 】05-verilog语法-更多verilog功能
创建一个电路，该电路将计算 8 位字节的奇偶校验位（这将向该字节添加第 9 位）。您的加法器应添加两个 100 位 BCD 数字（打包到 400 位向量中）和一个携带，以生成 100 位的总和并执行。您将获得一个名为 bcd_fadd 的 BCD 一位数加法器，该加法器将两个 BCD 数字相加并结转，并生成总和和结转。向量的所有位进行操作，比如（a[0]和a[1]和a[2]和a[3]...），如果向量很长，这会变得乏味。构建一个具有 100 个输入的组合电路，在 [99：0] 中。
2023-01-05 22:16:55
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原创 【HDLbits刷题笔记 】04-verilog语法-程序部分
例如下面的模型，if 语句中缺少 else 结构，系统默认 else 的分支下寄存器 q 的值保持不变，即具有存储数据的功能，所以寄存器 q 会被综合成 latch 结构。触发器（flip-flop），是边沿敏感的存储单元，数据存储的动作（状态转换）由某一信号的上升沿或者下降沿进行同步的（限制存储单元状态转换在一个很短的时间内）。两者都创建相同的组合逻辑。网上说casex和casez属于不可综合语句，仅针对一般电路不会出现x状态来说的，但是综合工具并不会对x，z认识这个状态，所以综合出来的电路是一样的。
2023-01-05 21:20:32
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原创 【HDLbits刷题笔记 】03-verilog语法-模块部分
此外，创建一个 4 对 1 多路复用器（未提供），该多路复用器根据以下条件选择要输出的内容：输入 d 处的值、第一个 d 字拖之后、第二个之后或第三个 D 触发器之后的值。模块的层次结构是通过在另一个模块中实例化一个模块来创建的，只要使用的所有模块都属于同一个项目（因此编译器知道在哪里可以找到模块）。在本练习中，将为您提供与上一练习相同的模块，该模块将两个带进转的 16 位数字相加，并生成一个带出数和 16 位总和。，然后将模块的三个引脚（、 和 ）连接到顶级模块的三个端口（电线、 和 ）。
2023-01-05 19:56:54
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原创 【HDLbits刷题笔记 】02-verilog语法-向量部分
（或非正式地称为“方向”）是最低有效位是否具有较低的索引（小端序，例如 [3：0]）或较高的索引（大端序，例如 [0：3]）。之类的事情仍然很乏味。构建一个具有两个 3 位输入的电路，用于计算两个向量的按位 OR、两个向量的逻辑 OR 以及两个向量的逆 （NOT）。两个 N 位向量之间的按位运算复制向量每个位的操作并生成 N 位输出，而逻辑运算将整个向量视为布尔值（true = 非零，false = 零）并生成 1 位输出。构建一个具有一个3位输入的电路，然后输出相同的矢量，并将其分成三个独立的1位输出。
2023-01-05 18:39:56
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原创 【verilog进阶】VL26 含有无关项的序列检测
请编写一个序列检测模块，检测输入信号a是否满足011XXX110序列（长度为9位数据，前三位是011，后三位是110，中间三位不做要求），当信号满足该序列，给出指示信号match。请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能。要求代码简洁，功能完整。match：当输入信号a满足目标序列，该信号为1，其余时刻该信号为0。rst_n：异步复位信号，低电平有效。a：单比特信号，待检测的数据。clk：系统时钟信号。
2023-01-05 11:30:07
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原创 【verilog进阶】输入序列连续的序列检测
当检测到第一个信号为true时，继续检测第二个信号……当检测到第n个信号为ture时，继续检测第n+1个信号，直到所有信号检测均为treu输出match为1，方法一：采用状态机来实现。本文采用方法二来实现，用一个always块接收采集的下一个信号加入缓存序列，最先前的信号则移位溢出，移位操作可以采用位拼接和位截取实现。请编写一个序列检测模块，检测输入信号a是否满足01110001序列，当信号满足该序列，给出指示信号match。match：当输入信号a满足目标序列，该信号为1，其余时刻该信号为0。
2023-01-05 11:24:07
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原创 【HDLbits刷题笔记 】01-verilog语法-基础部分
assign，用于连续赋值NOT gate（非门）逻辑取反符号！按位取反符号~AND gate（与门）逻辑与符号&&按位与符号&OR gate（或门）逻辑或符号||按位或符号|XNOR gate（同或门）逻辑同或符号^~XOR gate（异或门）逻辑同或符号^
2023-01-05 11:17:50
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信号与系统吴大正复习笔记
2023-03-04
空空如也
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