ZYNQ PL与PS交互：BRAM（一）

已于 2024-09-13 10:31:14 修改
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分类专栏： FPGA ZYNQ 文章标签： 笔记
于 2024-09-13 10:27:16 首次发布
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        在做项目时，需要用到ZYNQ PL端与PS端的交互，目前采用BRAM的方式，PS端每次写入128bit，BRAM深度为1024，需要用到4个36k的BRAM资源。

        在PL读数时，需要在BRAM使能en及we拉高时读数据，we为4字节，每次只能有1字节为高，标志可读的4字节数据。若想读出128bit数据，需要依次判断we信号。同时要读取BRAM输入数据的相应字节，但BRAM的地址不能变动。只有在读取第2个128bit时，地址才可以累加16。

        读一个地址的128bit数据代码如下：

else if((BRAM_PORTA_0_en==1'b1)&(BRAM_PORTA_0_we==16'h000F))begin
      case(BRAM_PORTA_0_addr[13:0])
         14'h000:reg32_0  <= BRAM_PORTA_0_din;
         default: reg32_0 <= reg32_0;        
      endcase
      end


     else if((BRAM_PORTA_0_en==1'b1)&&(BRAM_PORTA_0_we==16'h00F0))begin
      case(BRAM_PORTA_0_addr[13:0])
         14'h000:reg32_1  <= BRAM_PORTA_0_din[63:32];
         default: reg32_1 <= reg32_1;        
      endcase
    end


    else if((BRAM_PORTA_0_en==1'b1)&(BRAM_PORTA_0_we==16'h0F00))begin
      case(BRAM_PORTA_0_addr[13:0])
         14'h000:reg32_2  <= BRAM_PORTA_0_din[95:64];
         default: reg32_2 <= reg32_2;        
      endcase
    end     


    else if((BRAM_PORTA_0_en==1'b1)&(BRAM_PORTA_0_we==16'hF000))begin
      case(BRAM_PORTA_0_addr[13:0])
         14'h000:reg32_3  <= BRAM_PORTA_0_din[127:96];
         default: reg32_3 <= reg32_3;        
      endcase
    end         

m0_63830371
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ZYNQ petalinux系统使用axi_bram进行PL与PS数据交互
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06-05 2362
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【ZYNQ】基于 BRAM 的 PS 与 PL 数据交互
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写代码的时候需要注意一点，在平时我们使用BRAM时候，如果位宽为32，那么地址加一时候的单位是以4字节为单位，但是在BD里面通过AXI BRAM CTRL去控制BRAM的时候，地址加一对应的是一个byte数据，我们位宽为32，那么写一个数据，地址就应该加32/8，也就是4。读完数据延时5ms后PS端在BRAM地址40-79当中写入40byte数据，一次写入32bit，所以地址一次加4.PL端在BRAM地址0-39写入十个从0开始的递增数据，然后让PS端去读。
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