学习笔记（二） SDRAM基本原理及操作时序

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已于 2023-03-31 09:37:45 修改

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分类专栏： FPGA数据存储文章标签： fpga开发 arm

于 2023-03-12 16:24:43 首次发布

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1.1 SDRAM

1.1.1 基本介绍及原理

SDRAM：(Synchronous Dynamic Random Access Memory)，同步动态随机存储器。是有一个同步接口的动态随机存取内存（DRAM）。同步是指其时钟频率与CPU前端总线的系统时钟频率相同，并且内部命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断地刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是自由指定地址进行数据的读写。

可以在深度的了解一下，关于SDRAM的其它解释，在百度百科上是这样说的。动态随机存取内存(DRAM通常有一个异步接口，这样它可以随时响应控制输入的变化。而SDRAM有一个同步接口，在响应控制输入前会等待一个时钟信号，这样就能和计算机的系统总线同步。时钟被用来驱动一个有限状态机，对进入的指令进行管线(Pipeline)操作。这使得SDRAM与没有同步接口的异步DRAM相比，可以有一个更复杂的操作模式。

为什么存储阵列需要不断地刷新才能保证数据不丢失呢？这要先了解一下SDRAM的工作原理。SDRAM之所以成为DRAM就是因为它要不断进行刷新（Refresh）才能保留住数据，因为刷新（Refresh）是DRAM最重要的操作。那么要隔多长时间重复一次刷新，目前公认的标准是，存储体中电容的数据有效保存期上限是64ms（毫秒，1/1000秒），也就是说每一行刷新的循环周期是64ms。这样刷新速度就是：64ms/行数量。我们在看内存规格时，经常会看到4096 Refresh Cycles/64ms或8192 Refresh Cycles/64ms的标识，这里的4096与8192就代表这个芯片中每个Bank的行数。刷新命令一次对一行有效，发送间隔也是随总行数而变化，4096行时为15.625μs（微秒，1/1000毫秒），8192行时就为7.8125μs。

SDRAM是多Bank结构，例如在一个具有两个Bank的SDRAM的模组中，其中一个Bank在进行预充电期间，另一个Bank却马上可以被读取，这样当进行一次读取后，又马上去读取已经预充电Bank的数据时，就无需等待而是可以直接读取了，这也就大大提高了存储器的访问速度。

为了实现这个功能，SDRAM需要增加对多个Bank的管理，实现控制其中的Bank进行预充电。在一个具有2个以上Bank的SDRAM中，一般会多一根叫做BAn的引脚用来实现在多个Bank之间的选择。

1.1.2 物理BANK

传统内存系统为了保证CPU的正常工作，必须一次传输完CPU在一个传输周期内所需的所有数据。而CPU在一个传输周期能接受的数据容量就是CPU数据总线的位宽，单位是bit(位)。举个例子，当CPU要和SDRAM进行数据传输时，如果我们的CPU是一个32位的，那就意味着CPU和SDRAM之间一次只能传输32位的数据，那这32位的数据集合就是一个物理BANK。

上面说到了系统位宽，在了解一个下芯片位宽。对于SDRAM来讲，芯片位宽就是该芯片本身的数据位宽，即它能在一个时钟周期内传输多少bit的数据。由于制作成本和工艺的问题，目前市面上常见的SDRAM基本都是8bit的，最高也就16bit。

1.1.3 SDRAM基本结构

容量：SDRAM的容量通常用存储单元×体×每个存储单元的位数来表示。例如，某SDRAM芯片的容量为4M×4×8bit，则表明该存储芯片的容量为16MB（字节）。

逻辑Bank：（Logic bank）SDRAM内部存储空间划分的片区。

1.2 SDRAM操作时序

A0~A11	12bit 行列地址线
BA0~BA1	Bank地址线，输入信号，用来是指当前正在进行激活、读、写或预充电命令的Bank
DQ0~DQ31	32bit数据线，为双向输入/输出信号
DQM0~DQM3	4bit数据掩码信号，为输入/输出双向信号，方向与数据流方向一致，高电平有效。当该信号拉高时，数据总线上出现对应数据字节被接受端屏蔽。
CLK	时钟信号，输入信号。SDRAM所有输入信号的逻辑状态都需要通过CLK上升沿采样确定
CKE	时钟使能信号，输入信号，高电平有效。CKE信号的两个用途：（1）关闭时钟以进入省电模式；（2）进入自刷新状态。CKE无效时，SDRAM内部所有与输入相关的功能模块停止工作。
WE#	写使能信号，为输入信号，低电平有效
CAS#	列地址选通信号，为输入信号，低电平有效
RAS#	行地址选通信号，为输入信号，低电平有效
CS#	片选信号，为输入信号，低电平有效