二、FPGA内数据传输模型

时序分析的目的：通过分析FPGA设计中各个寄存器之间数据和时钟传输路径，来分析数据延迟和时钟延迟之间的关系。
实例:(CLK到达所有寄存器的时间是完全一致的 )

后仿真时序：

T_co（数据输出时间）： 时钟上升沿到达D触发器 到 数据传输Q端的延迟。

如果这个地方组合逻辑的路径很长，这就会导致数据的不稳定。

T_su（建立时间）：目的寄存器自身的特性决定，在时钟信号上升沿到达其时钟接口时，其数据输入端（D）的数据必须提前N ns稳定下来，否则就无法确保数据正确存储。

T_data: 数据从上级寄存器输出Q（经过所有其他组合逻辑以及FPGA内部走线）到下级寄存器的数据输入D之间的延时。