FPGA基础学习总结（二）——内部数据传输模型以及静态时序分析

1. 静态时序分析

1.1 设计并verilog实现与门电路

首先我们设计一个与门电路，便于对FPGA内部数据传输模型进行分析。
设计原理图如下：

根据上述原理图进行Verilog代码编写：

module test(clk, data1,data2,out);
	 input clk;
     input data1;
	 input data2;
	 output out;

	 reg reg1, reg2,reg3;
	 wire and_out;

//两个输入的寄存器reg1和reg2
always @ (posedge clk) begin
    reg1