Verilog-阻塞赋值与非阻塞赋值

1、阻塞赋值

阻塞赋值的赋值号用“=”表示，对应的电路结构往往与触发沿没有关系，只与输入电平的变化有关系。它的操作可以认为是只有一个步骤的操作，即计算赋值号右边的语句并更新赋值号左边的语句，此时不允许有来自任何其他Verilog语句的干扰，直到现行的赋值完成，才允许下一条的赋值语句的执行。

串行块(begin-end)，各条阻塞赋值语句将他们在顺序块中的排列次序依次执行。

2、非阻塞赋值

非阻塞赋值的赋值号用“<=”表示，对应的电路结构往往与触发沿有关系，只有在触发沿的时刻才能进行非阻塞赋值。它的操作可以看作为两个步骤的过程:在赋值开始时刻，计算赋值号右边的语句。在赋值结束时刻，更新赋值号左边的语句。在计算非阻塞语句赋值号右边的语句和更新赋值号左边的语句期间，允许其他的Verilog语句同时进行操作。

非阻塞操作只能用于对寄存器类型变量进行赋值，因此只能用于“initial”和“always”块中，
不允许用于连续赋值“assign”。