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RSS订阅原创 VHDL 设计单口RAM
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;use IEEE.STD_LOGIC_ARITH.ALL;-- Uncomment the following library declaration if using-- arithmetic functions with Signed or Unsigned values--use IEEE.NUMERIC_STD.ALL;-- Uncomme
2021-07-29 16:47:53
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原创 character ‘2‘ is not in element type std_logic
当双引号直接引16进制的数据给多位宽寄存器赋值时，会产生character ‘2’ is not in element type std_logic，因为他会认为双引号里面的是二进制数，而二进制数只有0，1，所以会报错，在双引号前面加上数据类型就可以了。...
2021-07-26 11:38:53
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原创 caj转PDF
知网下载论文时，往往只有caj模式的，CAJviewer可难用，比较卡，不方便选词，所以还是用PDF格式吧。首先打开caj格式文件，点击文件，选择打印，打印机选择Microsoft print to PDF，点击确定，然后就好好做笔记，好好阅读论文吧，看摘要，记创新，记不足，走向人生巅峰。...
2021-07-22 11:53:15
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原创 ila、dbg_hub、jatg时钟关系
ila，dbg_hub，jatg时钟关系，一个测试可以有多个ila模块，根据测试信号的输入输出频率不同，ila采样时钟频率也随之变化，多个ila模块会连到一个dbg_hub上，所以我们要分清楚他们时钟之间的关系，dbg_hub的时钟要大于等于最大时钟ila模块的时钟，否则下载bit文件到板卡上不会出现ila逻辑分析调试界面。 还会碰到的一个问题就是bit文件下载进去了，出来ila逻辑分析调试界面了，但是采集不到信号变化，没有wave，这时候就要考虑jatg时钟了，jatg时钟信号要小于ila...
2021-07-17 14:13:51
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原创 Ubuntu分区不成功，提示开始于3584字节
这里写自定义目录标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入在安装Ubuntu系统时提示“您的分区开始于3584字节（也可能是别的字节），使用系统的最小对齐，请返回主分区的删除分区再进
2021-02-14 23:37:35
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原创 Verilog 32位转8位简便写法 RAM存储器
现在很多数据交互都是直接读写32位数据，但是我们对数据进行处理时往往用到8位一字节进行操作处理，用了很多方法，最后想到一个简便的办法，做个笔记。话不多说，直接上代码data_8 <= data_32[addr][(cnt*8+7) -: 8];if(cnt == 3)beginaddr <= addr+ 1;enddata_8是8位的寄存器，data_32是32位宽的ram每个地址可放四个字节，addr是地址，cnt是计数的，32位需要四次取出如果单纯是32位转8位，把地...
2020-12-22 10:02:25
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原创 [IP_Flow 19-3805] Failed to generate and synthesize debug IPs. u_ila_0_synth_1/u_ila_0.dcp“: no suc
用vivado软件中的set up debug逻辑分析的时候，遇到[IP_Flow 19-3805] Failed to generate and synthesize debug IPs. u_ila_0_synth_1/u_ila_0.dcp": no such file or directory报错在网上查时有说路径太长，尝试后根本没有解决问题，然后就从set up debug下手，通过多次尝试，我发现在第一次用的时候往往不会出行此类问题，第二次或者多次使用时可能出现，就是我们改变mark_de
2020-12-15 11:36:55
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原创 word中怎样输入标准破折号“——”
今天在写技术文档时需要用到破折号，在宋体四号的标准下，破折号总是断开两半，利用Ctrl+Alt+减号也失了效，翻了好久，解决方法各式各样，不过终究还是找到了合适的方法，做一下笔记，解决办法“Alt+0151”重复两次即可。...
2020-12-13 15:17:48
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原创 Verilog阻塞赋值与非阻塞赋值通俗理解
对于阻塞赋值和非阻塞赋值，概念烦人，难记，直接看例子吧，一句话就能搞定（个人理解）随便写一个always块，初始化我就不写了，a，b都为零。这个是非阻塞赋值（不用管什么名字，知道怎么用就行），一个上升沿之后，a=1，b=0always@（posedge clk）begina <=1;b <=a;end这个是阻塞赋值（不用管什么名字，知道怎么用就行），一个上升沿之后，a=1，b=1always@（posedge clk）begina =1;b =a;end总结 两种情况对赋值
2020-12-04 17:40:24
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原创 Reading intermittently wrong data from core.Try slower target speed
FPGA在下板调试时出现Reading intermittently wrong data from core.Try slower target speed报错或者是Cheak that the hw_server is running and the hardware connectivity to the target这个错误的原因是因为dbg_hub时钟和逻辑分析的采样时钟一样而产生的错误，所以要求降低逻辑分析ILA的时钟频率，或者增加dbg_hub时钟频率。他们都连接的是我数字分频的时钟，
2020-12-03 10:06:10
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原创 vivado set up debug Clock Domain时钟选择
在FPGA调试时经常会用到set up debug功能对开发板的引脚波或数据形进行分析，相比于例化ILA来说，set up debug更为便捷，只需要在我们所要观察的信号波形前面加上（*mark_debug = true*）即可，不需要调用ila IP核。但是在综合之后，set up debug往往只有一个系统时钟提供选择，clock domain只能选板子输入时钟（例如50兆），这个时钟作为参考时钟肯定是不可以的，采样时钟频率太高，虽然有波形产生，但是采集的信号基本没有变化，所以在此基础上需...
2020-12-02 16:19:57
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原创 Vivado综合时出现[Synth 8-91] ambiguous clock in event control
废话不多说，我们在使用vivado软件进行Run Synthesis综合时，出现这个错误**[Synth 8-91] ambiguous clock in event control** 如下图所示在网上找了一波，改了一波，发现并没有消掉错误，头比较大，最终还是成功解决掉了。找了一下，定位在这个always块，我们通常习惯边缘触发，时钟上升沿和复位下降沿写到一起，但是，在always块里面并没有初始化的一些变量，也就是我们并没有用到rst_n，所以综合的时候就会报出上面的错误，将触发模式更改...
2020-11-29 23:41:45
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原创 Git：bash: cd: No such file or directory
Git：cd到制定文件夹 出现No such file or directory问题解决办法，通过尝试，发现并不能一步就cd到制定文件夹，需要一步一步转换，未找到便捷解决方式。
2020-11-26 18:16:06
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空空如也
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