FPGA|数字IC练习题，Verilog（状态机、同步/异步FIFO等）

VL1 四选一多路器

解法一 三目运算符

使用assign连续赋值语句 + 三目运算符 ? :

module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output [1:0]mux_out
);
//*************code***********//
   
assign mux_out = (sel == 2'b00) ? d3 : ((sel == 2'b01) ? d2 : (sel == 2'b10) ? d1 : d0);

//*************code***********//
endmodule

解法二 case语句

使用always过程赋值语句 + case语句

module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output [1:0]mux_out
);
//*************code***********//

reg [1:0] mux_out_reg;
always @ (*)
begin
    case(sel)
        2'b00:mux_out_reg = d3;
        2'b01:mux_out_reg = d2;
        2'b10:mux_out_reg = d1;
        2'b11:mux_out_reg = d0;
        default : mux_out_reg = d0;
    endcase
end 
    
assign mux_out = mux_out_reg;

//*************code***********//
endmodule

1. 题目

四选一选择器。

2. 代码

2.1 写法1——三目运算符?:

assign语句+三目运算符?:

​​​​​​ `timescale 1ns/1ns

module mux4_1(input [1:0]d1,d2,d3,d0,input [1:0]sel,output [1:0]mux_out);
assign mux_out = (sel == 2'b00) ? d3 : ((sel == 2'b01) ? d2 : (sel == 2'b10) ? d1 : d0);
endmodule

2.2 写法2——case语句

`timescale 1ns/1ns

module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output [1:0]mux_out
);

reg [1:0] mux_out_reg;
always @ (*)
begin
    case(sel)
    2'b00:mux_out_reg = d3;
    2'b01:mux_out_reg = d2;
    2'b10:mux_out_reg = d1;
    2'b11:mux_out_reg = d0;
    default : mux_out_reg = d0;
    endcase
end

assign mux_out = mux_out_reg;

endmodule

关于Verilog的教程和相关知识，大家可以在芯学长网站上了解，这里给大家分享一些练习题。

3. 解析

3.1 三目运算符

三目运算符?:，使用方法：

d = c ? a : b;

其中，a、b、c均可以是表达式也可以是变量等，等效于if...else语句。

if...else只能在always语句描述中使用，所以有时候为了在描述组合逻辑时，一般就用?:来实现这种条件判断效果。

3.2 case语句

case语句：
case(表达式)
条件分支1: xxx;
条件分支2: xxx;
...
条件分支n: xxx;
缺省default: xxx;
endcase

case的使用注意点：

（1）要在always块里使用，如果是用always块描述组合逻辑，注意括号里的敏感变量列表都是电平触发，并且赋值时都要用阻塞赋值“=”；

（2）always块里的变量必须声明成reg类型，当然声明成reg类型不代表一定会综合成寄存器，只是语法要求always块里要这样；

（3）always块描述组合逻辑时，用*可以代表所有always块内敏感信号；

分支条件要写全，最好补齐default缺省条件，不然在组合逻辑中可能会由于条件不全导致出现锁存器Latch；