描述
编写一个模块,实现循环输出序列001011。
模块的接口信号图如下:
要求使用Verilog HDL实现,并编写testbench验证模块的功能。
输入描述:
clk:时钟信号
rst_n:复位信号,低电平有效
输出描述:
data:输出数据
参考代码
`timescale 1ns/1ns
module sequence_generator(
input clk,
input rst_n,
output reg data
);
reg [5:0] q;
always@(posedge clk or negedge rst_n)
if (!rst_n)
q <= 6'b001011;
else
q <= {q[4:0],q[5]};
always@(posedge clk or negedge rst_n)
if (!rst_n)
data <= 1'd0;
else
data <= q[5];
endmodule