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描述
请用Verilog设计十六进制递增计数器电路,每个时钟周期递增1。
电路的接口如下图所示。Q[3:0]中,Q[3]是高位。
接口电路图如下:
输入描述:
input clk ,
input rst_n ,
输出描述:
output reg [3:0] Q
参考代码
`timescale 1ns/1ns
module counter_16(
input clk ,
input rst_n ,
output reg [3:0] Q
);
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin
Q <= 4'b0;
end else begin
Q <= Q +1'b1;
end
end
endmodule