DCM 输入时钟突然停止

 

                             

                             

翻译：

 突然停止输入时钟CLKIN

在进行精确模拟测量时为了减少整体系统的噪声，在对FPGA应用余下的过程没用严重的影响时，突然停止输入到DCM的时钟是有可能的。其中的部分原因是DCM是一个全数字的，稳定系统。在使输出信号LOCKED有效时，首先必须将DCM的输入时钟锁定。如果DCM没有被复位，也有可能使得输入时钟CLKIN突然停止而对去抖电路没有影响，这需要有如下的假设：

1.     时钟禁止停止时间超过100ms，这是为了最小化设备停止工作的影响（或者是冷却的影响），而这种影响往往会改变这tap delays。

2.     时钟应该是要在Low phase中停止，并且在重新启动时，必须产生一个完全半周期的高电平。

尽管以上情形在技术上违反了时钟输入抖动的标准，但是DCM的输出信号LOCKED保持高电平而且在时钟重新启动时仍然是保持高电平。因此，当LOCKED 信号保持HIGH时，就没必要时钟有效了。这以上的一些情形在技术上违反了时钟输入抖动的标准，但是这是在限制范围之内进行的。

当输入时钟停止时，在DCM的数字延时线被激活后，这需要额外产生1到8个输出时钟周期。相似地，一旦输入CLKIN重新启动，当延迟线路被填满时，输出时钟不在产生1到4个时钟周期。这延时线通常在2到3个时钟周期就会被填满。

 

因此，这也可能出现在使输入时钟相移的过程中。在初始移动时不受DCM 控制的打扰之后，相移就会在1到4个时钟周期完成。