基于Quartus II 的双端口RAM IP核模块

mccree618

已于 2022-08-26 22:09:03 修改

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分类专栏： FPGA 文章标签： arm 嵌入式硬件

于 2022-08-24 19:29:26 首次发布

本文链接：https://blog.csdn.net/mccree618/article/details/126506429

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设计系统框图

一、创建双端口RAM IP核

为实现跨时钟域同步操作，还需创建PLL核模块，以获取50Mhz及25Mhz的时钟

二、模块RTL实现

Top module：

module ram_2port_ip(
	input sys_clk,
	input sys_rst_n
);


wire 	ram_r_en;
wire 	ram_w_en;
wire [7:0]ram_w_data;
wire [4:0]ram_w_addr;
wire [7:0]ram_r_data;
wire [4:0]ram_r_addr;

wire clk_50m;
wire clk_25m;
wire locked;

wire rst_n;

assign rst_n = sys_rst_n & locked;

pll_clk	u0 (
	.areset ( ~ sys_rst_n ),
	.inclk0 ( sys_clk ),
	.c0 ( clk_50m ),
	.c1 ( clk_25m ),
	.locked ( locked)
	);

ram_wr u1(
	 .sys_