verilog学习小记1 加法器

1.产生全加器除了将sum和cout分别用抑或和与或方法表示，最简单直接的办法是assign{cout，sum}=a+b+cin；
2.BCD全加器，与binary全加不同，当每4位a+b+cin计算时，若其binary sum(5位）大于9，就该binary sum+4’b0110得到bcd sum(4位)，同时cout=1’b1；
3.判断8位加法有符号位的溢出，正数相加得负数，负数相减（补码相加）得正数，即最终sum位和原来的符号不同，则表示有溢出:out=~a[7]& ~b[7]&sum[7] | a[7]& b[7]& ~sum[7]；
4.卡诺图或与表示法，将0圈出表示最大值，需要注意的是，此时的变量应先取反！（因为你圈出来的是0，是这个变量的非值，比如 卡诺图中该列是AB=01，但如果用0圈出，在写表达式时应该认为是10）！后再进行或与表达；