fpga
Wiley.Wen
这个作者很懒,什么都没留下…
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vivado2019.2软件安装及license添加
vivado2019.2软件安装过程介绍1 安装过程介绍参照如下链接博客:2 关于官网下载速度慢问题1 安装过程介绍参照如下链接博客:https://blog.csdn.net/zerolord/article/details/1064317622 关于官网下载速度慢问题我自己通过直接从官网下载时速度很慢,只有100多kb/s,安装了个IDM后下载速度飞起,如下图:软件下载地址链接:官网链接...原创 2020-07-23 14:43:35 · 26036 阅读 · 3 评论 -
Qsys生成simulator时产生的tcl脚本建立仿真
用Qsys生成simulator时产生的tcl脚本建立仿真的过程:对QSYS的仿真采用其自己生成的sim文件夹中的tcl脚本,不用自己在do文件中加入IP文件列表了,可以比较快速的建立qsys的仿真工程。针对该qsys的testbench还是得自己建的。过程如下:针对qsys核建立测试工程将msim_setup.tcl中的# # TOP-LEVEL TEMPLATE - BEGIN 到# # TOP-LEVEL TEMPLATE - END 复制到另外一个文件,保存为mentor.do修改 me原创 2020-07-08 09:17:31 · 715 阅读 · 0 评论 -
Verilog有符号数与无符号数的数值运算
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。本文链接:https://blog.csdn.net/u014485485/article/details/79962316仿真工具:Vivado 2015.2一、无符号数1.高位溢出赋给一个位宽不够的数wire [3:0] a=4’b1111;//15wire [3:0] b=4’b0010;//2wire [3:0] c;assign c = a + b;//17=10001wir转载 2020-06-08 11:00:19 · 2598 阅读 · 0 评论 -
TimeQuest中取值为负数的建立时间问题
TimeQuest中取值为负数的建立时间问题使用quartus进行时序分析中发现TimeQuest中utsu出现负值,问题原因及分析如在下链接:https://www.veryarm.com/127446.html结论:TimeQuest在这一点上是没错的。负的建立时间是特定时序模型的特点,模型在器件上不同的位置具有不同的特征参数。负的建立时间和寄存器靠近引脚有关。我们不必关心,交给工具去处理好了。...原创 2020-05-12 15:33:10 · 1156 阅读 · 0 评论 -
Intel FPGA调试linux系统USB-Blaster驱动安装
Intel FPGA调试linux系统USB-Blaster驱动安装驱动安装步骤驱动安装步骤1.不同linux系统驱动文件创建1)ubuntuFor Ubuntu 12.04/14.04/16.04 create the file /etc/udev/rules.d/51-usbblaster.rules with the following contents:# USB Blaster...原创 2019-06-19 11:19:43 · 1443 阅读 · 1 评论 -
Intel FPGA高速设计代码原则总结
1.问题来源使用Intel FPGA做项目开发,timing优化的时候发现双端口fifo 异步复位端口出现reconvery 不满足的warning2.问题解决方法查看了Intel fifo ug,有如下一段描述:通过描述修改fifo设置参数,重新generate fifo ip,重新对项目工程进行版本综合,问题得到解决3.附带一些quartus中timing问题其它解决办法(A10)...原创 2019-07-01 19:10:28 · 995 阅读 · 0 评论 -
verilog 宏编译语句使用
一般情况下,Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译,也就是对一部分内容指定编译的条件,这就是“条件编译”。有时,希望当满足条件时对一组语句进行编译,当条件不满足时则对另外一组语句进行编译。条件编译命令的几种形式:(1)`ifdef宏名(标识符) 程序段1 `else 程序...转载 2019-08-05 15:34:10 · 1794 阅读 · 0 评论 -
verilog中reg,integer的使用规则
verilog中integer的使用1. verilog中常用的数据类型Verilog中共有19种数据类型。1)基本的四种类型:reg型、wire型、integer型、parameter型。其他类型:large型、medium型、small型、scalared型、time型、tri型、trio型、tril型、triand型、trior型、trireg型、vectored型、wand型和w......原创 2019-08-07 15:51:31 · 13423 阅读 · 0 评论 -
setup和hold timing分析不满足是解决方法
setup violation主要就是设法剪掉critical path的delay,要么pipeline(流水线分一下),要么retiming,要么把combination往前后级挪一挪。hold time violationhold time violation是clock tree的skew引起的。主要的宗旨就是设法加前面一级combination的delay,比如加buffer什么的......原创 2022-07-24 09:07:37 · 1769 阅读 · 0 评论