如何编写简单的testbench和运行仿真（一）——modelsim的命令

作为FPGA工程师，编写testbench是我们必须要学会的技能，一个成熟的testbench要包含验证方法学的理论和相关技术，这里只介绍最最简单的testbench，也就是通常说的把代码“跑起来”，成熟的testbench留在我后面写的UVM方法学系列文章中再介绍。在这个系列文章中我会先简单的聊聊modelsim的基本命令，再介绍简单的testbench和简单的仿真脚本的编写方法，最后给出一些modelsim的操作技巧。

本系列文章使用modelsim10.6d作为教学例子。

一、modelsim仿真简介

Modelsim这个工具是仿真神器，无论是功能仿真还是时序仿真都可以胜任，而且它不仅仅支持VHDL和Verilog，对SystemC和SystemVerilog也可以完美支持。它的功能十分强大，但是作为FPGA工程师，很多功能我们根本用不到，大多数情况下，我们只需要写写仿真脚本，看看运行结果，观察仿真波形就可以了。对modelsim的操作可以使用图形化界面，也可以编写脚本。由于编写脚本方便明了，也是几乎所有FPGA工程师选择的方式，所以这里就只讨论脚本的写法。

二、modelsim的常用命令

Modelsim的脚本在本质上属于tcl脚本，听起来很高大上，但实际上是很简单的tcl脚本。一般情况下，我们编写仿真脚本根本不需要专门去学习tcl的语法规则，只需记住一些简单的modelsim常用命令并且知道在哪里去查找相关命令和可选项就可以了。

基本的命令只有下面几个：

set —— 这个命令就是给一个具体的值取一个名字。

例：set source_hdl  D:/project/atest/src  #给一个绝对路径取一个名字。