【IC萌新虚拟项目】spt_core RTL代码与spt代码

尼德兰的喵

已于 2023-07-27 11:47:29 修改

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分类专栏： ICer萌新入职虚拟项目尼德兰的喵全内容专栏文章标签： verilog 芯片 uvm verification IC

于 2023-06-03 22:32:35 首次发布

本文链接：https://blog.csdn.net/moon9999/article/details/131026581

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本文面向IC新手，深入探讨spt_core的RTL设计，讲解verilog代码实现，并介绍使用uvm进行的功能验证方法，助力理解芯片验证流程。

摘要由CSDN通过智能技术生成

module spt_core(
    input          clk_100m           ,
    input          rst_spt_n          ,

    output reg     spt_cpuif_head_err ,
    output reg     spt_cpuif_tail_err ,
    output reg     spt_cpuif_short_pkt,
    output reg     spt_cpuif_long_pkt ,
    output reg     spt_cpuif_ok_pkt   ,

    input          vid_in,
    input [15:0]   data_in,
    output reg     vid_out,
    output [15:0]  data_out,

    output         ram_w_en,
    output [15:0]  ram_w_data,
    output [10:0]  ram_w_addr,

    output         ram_r_en,
    input  [15:0]  ram_r_data,
    output [10:0]  ram_r_addr
);

// --------------------------------------------------------------------
// signal declare
// --------------------------------------------------------------------
reg vid_in_ff1, vid_in_ff2, v