【IC萌新虚拟项目】cpu_if模块RTL

尼德兰的喵

已于 2023-07-27 11:47:43 修改

阅读量354

点赞数

分类专栏： ICer萌新入职虚拟项目尼德兰的喵全内容专栏文章标签： fpga开发 verilog 芯片 uvm systemverilog

于 2023-05-30 14:52:50 首次发布

本文链接：https://blog.csdn.net/moon9999/article/details/130948379

版权

尼德兰的喵全内容专栏同时被 2 个专栏收录

135 篇文章 17 订阅 ¥199.90 ¥299.90

订阅专栏

超级会员免费看

ICer萌新入职虚拟项目

26 篇文章 21 订阅 ¥99.90 ¥299.90

订阅专栏

超级会员免费看

本文档介绍了一个FPGA开发项目，重点关注CPU接口模块的RTL设计。内容涉及Verilog语言，适用于芯片设计和验证的背景，为后续的UVM和SystemVerilog验证培训做铺垫。

摘要由CSDN通过智能技术生成

代码仅为参考，为之后验证培训进行准备。

module cpu_if(
    //{
  {
  {interface
    input             clk_50m              ,
    input             rst_core_n           ,
    input             scan_en              ,
    input             test_mode            ,
    
    output            cpuif_mode           ,//配置CPU的工作模式
    output            cpuif_port_sel       ,//配置CPU的端口选择A/B
    input             spt_cpuif_head_err   ,
    input             spt_cpuif_tail_err   ,
    input             spt_cpuif_short_pkt  ,
    input             spt_cpuif_long_pkt   ,
    input             spt_cpuif_ok_pkt     ,
    
    output            cpuif_core_test_start,
    output            cpuif_core_test_end  ,
    output [31:0]     ok_pkt_cnt           ,
    inp

了解本专栏