数字IC设计----锁存器与触发器

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各种锁存器与触发器之间的关系图

SR锁存器

SR触发器

电平触发SR触发器

脉冲触发的触发器

主从SR触发器（脉冲触发，遵循SR=0）

边沿D触发器

分析对比脉冲触发器和边沿触发器

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各种锁存器与触发器之间的关系图

能够存储1位二值信号的基本单元电路统称为触发器（Flip-Flop）。

触发器需要具备两个特点：①具有两个能自行保持的稳定状态，0和1；②在触发信号操作下，根据输入可以置0或置1.

锁存器：能自行保持0和1的稳定状态，且能够根据输入置零或置一，但是不需要出发信号。

SR锁存器

SR锁存器可以保持0和1，且能够根据输入来置零或置一，但是因为不需要触发信号，故称为锁存器，而非寄存器。

SR锁存器的两种构成方式：与非门构成SR锁存器和或非门构成SR锁存器

与非门构成的SR锁存器上下顺序为S和R，但是S和R都是反的。

                      

SR锁存器的真值表如下所示：

S	R	Q
0	0	保持
0	1	0
1	0	1
1	1	不确定，有错误

因此需要遵守SR=0的约束条件。

理解：将S理解为SET，即置位；将R理解为RESET，即复位。

       （当S有效时，输出置位，即为1；当R有效时，输出复位，即为0）

当S=R=1时，此时的SR锁存器的输出实际上是确定的，可以从电路图中看出来，此时Q=Q'=0。此时虽然不符合逻辑，但是状态是稳定的。但是为什么不要这样的输入呢？

是因为当S=R=1这个输入变化为S=R=0时，会产生不确定的输出。

若S先变为0，则存在S=0，R=1的中间态，输出Q=0；紧接着R也变化为0，此时S=R=0，Q输出保持为0；

若R先变为0，则存在S=1，R=0的中间态，输出Q=1；紧接着S也变化为0，此时S=R=0，Q输出保持为1。

SR触发器

之前提到过，触发器和锁存器之间的区别在于有没有触发信号。在刚才原本的SR锁存器之上增加触发信号就可以构成SR触发器。

电平触发SR触发器

在普通的SR锁存器前面增加控制输入的电平触发信号CLK，就构成了电平触发SR触发器，又叫做同步SR触发器。

在同步SR触发器上增加异步复位和置位信号，就构成了带有异步复位置位的同步SR触发器。

将同步SR触发器真值表中的（S=1、R=0和S=0、R=1）两种情况拿出来，通过一个反相器实现，就构成了电平触发的D触发器。

脉冲触发的触发器

主从SR触发器（脉冲触发，遵循SR=0）

用两个触发信号相反的同步SR触发器级联就构成了主从SR触发器，主触发器先触发，从触发器后触发。则从触发器将触发信号从有效变为无效瞬间的第一级输出作为第二级的输入。这种触发方式叫做脉冲触发。

主从SR触发器虽然实现了在一个周期内，输出只跳变一次的效果，但是仍然要遵循SR=0的限制条件。为了解除这个限制条件，将主从SR触发器的输出按照SR锁存器的方式交叉输入到第一级的输入，构成了JK触发器，使得J=K=1时，输出反转。

边沿D触发器

最早现有SR锁存器，然后通过SR锁存器增加触发信号构成了电平触发SR触发器和电平触发D触发器；

用两个电平触发的SR触发器构成了脉冲触发器。还可以用两个电平触发的D触发器构成边D沿触发器。

电平触发的D触发器通常有两种构成方式：基于同步SR触发器的电平触发D触发器和基于传输门的电平触发D触发器（下图部分）

分析对比脉冲触发器和边沿触发器

相同点：①脉冲触发和边沿触发实质上都是主从结构（基于门电路延迟时间和基于维持阻塞结构的边沿触发器除外），

                  第一级先生效，在生效期间第一级的输出随输入时刻变化；

                  第二级生效瞬间，第一级截至，第二级取这一瞬间第一级的输出作为输入，从而控制第二级输出；

不同点：①脉冲触发中由输出反馈，如主从JK触发器中。而边沿触发中各级之间没有反馈；

               ②脉冲触发的输出和前态有关，如主从SR触发器中的保持，主从JK触发器中的保持和反转；而边沿触发实质上取SR触

                  发器中的置零和置一两个状态，去掉了保持和反转，因此输出只和输入有关。