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OC:open Collector,表示集电极开路电路。针对晶体三极管电路结构,如下图所示:
OD:open Drain,表示漏极开路电路。针对MOS管电路结构,如下图所示:
1、PN节与耗尽层
P型半导体中的多数载流子为空穴,呈现正电
N型半导体中的多数载流子为电子,呈现负电
当P型半导体和N型半导体吻合在一起时,构成PN节。
多数载流子的扩散运动使得空穴从P型半导体流向N型半导体,使得电子从N型半导体流向P型半导体。进而在接触面附近形成空间电荷区,此区域内少子占优,如下图所示:
空间电荷区产生的电场力方向为从N型半导体指向P型半导体,电场力作用产生少数载流子漂移。使得空穴从N区向P区漂移,电子从P区向N区漂移。
多子扩散运动与空间电荷区电场力构成的少子漂移运动方向相反,二者动态平衡,形成PN节。中间的空间电荷区阻碍了P区和N区之间的电流运动,动态平衡时的电流称为PN节的漏电流。
当给PN节增加正向电压时,多子扩散运动占据优势,空间电荷区变窄,直至为0,此时PN节导通;
当给PN节增加反向电压时,少子漂移运动占据优势,空间电荷区变宽。
2、MOS管
MOS管目前主要分为节型MOS管、增强型MOS管和耗尽型MOS管。各个类型中又可以分为N MOS和P MOS。
节型MOS管
特点:
DS本来就是导通的,先在GS之间增加反向电压,增宽空间电荷区,使得DS之间处于预夹断(S端的空间电荷区完全重合)和完全夹断(DS通路上的空间电荷区完全重合),然后通过DS的电流大小与DS之间的电压无关,保持恒定。
增强型MOS管(数字电路中使用最多的类型)
特点:
G和衬底B之间隔着一个二氧化硅绝缘层。S-->B-->D构成两个背靠背的PN解,接触面形成空间电荷区。
通过在GB之间增加正向电压(同时将B和S连接起来),G端的金属板聚集正电荷,使得P从G下面驱离,在G下面形成 包含了N离子的耗尽层 ,构成了D和S之间的通路。然后通过DS之间的电压来驱动电荷从D到达S或从S到达D。
【重点】为什么通常要将S和B连接起来?
原理中,GB之间的电压差形成沟道通路,DS之间的电压差驱动电流流动。则BS之间有可能也会存在电压差,如果BS之间的电压差呈现正电压,则BS构成的PN节中空间电荷区被压缩,可能会导致BS之间导通。如果将BS连接起来,则S和B始终处于SGDB四个端口的最低电位,电流不会再SB之间导通。
耗尽型MOS管
特点:
在G下面的二氧化硅材料中注入了正离子,因此即使GB之间没有电压,导电通路也会存在。使得开启电压可以为正值也可以为负值。(增强型NMOS中必须依靠正的GB电压来形成沟道)
MOS管总结:
2、基于增强型MOS管的门电路
增强型MOS管:之前说过增强型MOS管的S和B必须连接。对于某些实物MOS管,D和S是对称的,且内部没有将S和B连接,因此认为D和S可以互换;而对于某些MOS管,在工艺制造时,S和B已经连在一起了,因此端口的D和S不可以互换。
在数字电路设计中,PMOS通常作为上拉网络,而NMOS通常作为下拉网络。
如果反过来,使用PMOS作为下拉网络,而NMOS作为上拉网络,则会造成阈值损失。解释如下图所示。
反相器(非门)
之前在将PMOS和NMOS的时候讲到,通常使用PMOS充当上拉网络,使用NMOS充当下拉网络。反向器就是讲上拉网络和下拉网络串联起来,当输入gate为0时,上拉网络PMOS导通,输出被拉高;当输入gate为1时,下拉网络NMOS导通,输出被拉低。从而在逻辑上构成输出与输入相反的效果。
基础知识:
对于PMOS,当GS之间电压为小于阈值电压的负数时,PMOS导通;对于NMOS,当GS之间的电压大于阈值电压的正数时,NMOS导通。
①当VI = VDD时,输入为高电平
对于PMOS管T0,GS(GB)之间的电压为0,PMOS无法形成沟道,则PMOS不会导通
对于NMOS管T1,GS(GB)之间的电压为VDD,在G下面排斥基底中的空穴,形成N沟道,连接DS,此时DS导通,则VO通过NMOS管经由DS连接到GND,呈现低电平(0);
②当VI = 0时,输入为低电平
对于PMOS管T0,GS(GB)之间的电压为-VDD,在G下面排斥基底中的电子,形成P沟道,连接DS,此时DS导通,则VO通过PMOS管经由DS连接到VDD,呈现高电平(1);、
对于NMOS管T1,GS(GB)之间的电压为0,NMOS无法形成沟道,则NMOS不会导通
与非门
通过之前说的PMOS作为上拉网络,NMOS作为下拉网络,可以构成基于MOS管的与非门(与非门真值表如下)
A | B | Y |
0 | 0 | 1 |
0 | 1 | 1 |
1 | 0 | 1 |
1 | 1 | 0 |
总结上述真值表为一句话:
任意输入为0时,输出为1;全部输入为1时,输出为0;
将上述总结做翻译: 任意-->-->(并联);全部-->-->(串联)
输入为0,输出为1-->-->PMOS管做上拉;输入为1,输出为0-->-->NMOS管做下拉;
因此翻译结果为:将两个输入通过PMOS管并联后上拉输出,将两个输入通过NMOS管串联后下拉输出;
或非门
参考之前与非门的建立过程,获得或非门的真值表如下:
A | B | Y |
0 | 0 | 1 |
0 | 1 | 0 |
1 | 0 | 0 |
1 | 1 | 0 |
总结真值表为:当任意输入为1时,输出为0;当全部输入为0时,输出为1;
翻译结果为:用NMOS管并联作为下拉网络,用PMOS管串联作为上拉网络。
得到的门电路如下图所示:
表达式转化为与非门和或非门组成
由于可以通过PMOS管和NMOS管来非常简单地构成非门、与非门和或非门。(或门需要在或非门后面增加反相器,与门也需要在与非门后面增加反相器)
因此在早期,大多数的组合逻辑表达式会先化简成只包含这三种门的电路,然后将门电路对应到MOS管电路,从而实现较为复杂的组合逻辑。
化简主要基于摩根定律来进行:
化简为只包含与非门的电路
①化为与或最简
②将等式两边各自取反,对于右边的数据,以+分割成多个“与块”,将“与块”间的或(+)换成与(·),而“与块”整体取反。如果部分“与块”内部含有+号,则进一步对这个与块进行同样操作。
化简为只包含或非门的电路
①化为与或最简
②对于右边的数据,以+分割成多个“与块”。如果与块中只含有一个输入,则不动;如果与块中含有多个输入,则对这个与块两次求反,然后展开第一次求反,让其变成或非的形式。
示例:
3、基于传输门的组合逻辑电路
上面描述的组合逻辑建立方法为:
①写出组合逻辑并化简成与或式
②将最简的组合逻辑转化为与非门、或非门组成的电路
③对其中每个与非门、或非门用PMOS管和NMOS管构成的上下拉网络来实现。
而基于传输门的组合逻辑构建方法与上述不同,主要在于传输门相当于一个开关,能否通过电平来打开和关闭,即关注输入是否连通到网络,而非通过与非门和或非门来对不同输入处理,构建出真值表。
传输门
常见的MOS型传输门如下所示(之前还有TTL传输门,不过最近都没人提了)
注意:首先解释上面的图,由PMOS和NMOS组成,这里的无论是PMOS还是NMOS,其Board都没有和S或D中的任何一个相连,分析时一定要注意。
沟道形成
(将D、S和B都看作是门,开门的门,沟道大小决定了门是否打开,DS和SG之间可以看作是连线,连线不用判断。DS导通路径如下):
输入-->D门-->B门-->S门-->输出
对MOS管导通条件的重新解释(为了方便理解,中间可能有描述不严谨的地方):
沟道形成:MOS中,G和B、S、D之间的电压大小决定了每个端口沟道能够开多大,只有所有端口开的宽度大于阈值电压开的宽度时,D、B和S这三个门才能打开,输入输出才能连接起来。
在NMOS中,GB电压为正值时产生沟道,则D、S、B分别与G之间形成的电压GD、GB、GS的大小就决定了各个端口产生沟道的大小;
在PMOS中,GB电压为负值时产生沟道,则D、S、B分别与G之间形成的电压DG、SG、BG的大小就决定了各个端口产生沟道的大小
传输门导通:
假设此时电路中的Vdd为5V,NMOS的阈值电压为2V,PMOS的阈值电压为-2V。
当C=0,C'=5V时,在NMOS的B端口和PMOS的B端口都无法形成沟道,即B门不会打开,因为GB都等于0,传输门截止;
(NMOS中GB=0,PMOS中BG=0)
当C=5V,C'=0时,在NMOS的B端口和PMOS的B端口中各形成宽度为5的沟道,大于阈值宽度,B门打开。
对于NMOS,若输入为(0-3V)之间,B端口的宽度始终为5(GB=5),D端口的宽度为(5-输入)(即GD=5-输入)。
则D端口的宽度始终大于阈值宽度2,则D门打开,输入沿着DB线到达了S端的门口
S端的宽度为(5-输入),始终大于阈值宽度2,则S端的门打开,则NMOS导通,输入和输出连接起来;
对于NMOS,若输入为(3-5V)之间,B端口的宽度始终为5(GB=5)B门打开;D端口的宽度为5-输入,宽度小于2,则D
门关闭,输入无法链接到输出,NMOS截止。
对于PMOS,若输入为(0-2V)之间,B端的宽度始终为5(BG=5),B门打开。D端的宽度始终小于2(DG=输入<2),D
门关闭,输入被阻断在D门之前,PMOS截止;
对于PMOS,若输入为(2-5v)之间,B端的宽度始终为5,B门打开;D端的宽度始终大于2(DG=输入>2),则D门打
开,输入经过D和B之后来到了S端的门口。 S端的电压为(SG=输入-G=输入-0=输入),S端的最窄宽度为输入
的最小值,大于阈值2,则S门始终打开。则输入和输出连接起来,PMOS导通,。
结论:对于传输门来说,当输入在0-5V之间时,总有至少一个MOS管导通,则使得输入和输出之间呈现低阻态,传输门导通。
当输入为(0,Vdd-NMOS阈值电压)时, NMOS导通;输入为(Vdd-NMOS阈值电压,Vdd)时, NMOS截至
当输入为(0,PMOS阈值电压)时, PMOS截至;输入为(PMOS阈值电压,Vdd)时, PMOS导通
则(0,Vdd-NMOS阈值电压)和(PMOS阈值电压,Vdd)这两个区间加起来可以覆盖整个(0,Vdd)区间,使得总有一个MOS管导通。
特点
由于传输们的输入和输出是对称的,因此可以将输入和输出替换使用。
传输门可以和之前的与非门、或非门等共同做成逻辑电路,也可以作为传输模拟信号的模拟开关来使用。
单个NMOS构成的传输门:
NMOS也能构成传输们,但是输入和输出之间存在电平蜕化的问题,如G端的控制电平为X,输入的最大电平也为X,则输出的最大电压为(X-阈值电压),如果多级级联之后,会导致输出的电压越来越低。(但是占用的面积比CMOS对称的传输门要小)
静态逻辑电路
包含两种构成方式:①静态CMOS逻辑电路(按照负逻辑,通过与非、或非和非门来构建);
②基于传输门逻辑电路(通过二叉判决图来构建)
OC门、OD门与线与逻辑
OC:open Collector,表示集电极开路电路。针对晶体三极管电路结构,如下图所示:
当INPUT为高电平时,Q1导通,Q2截止,output被拉高至高电平。
当INPUT为低电平时,Q1截止,Q2导通,OUTPUT被拉低至低电平。
OD:open Drain,表示漏极开路电路。针对MOS管电路结构,如下图所示:
当INPUT为高电平时,Q1导通,Q2截止,output被拉高至高电平
当INPUT为低电平时,Q1截止,Q2导通,output被拉低至低电平。
线与
线与逻辑:即两个输出端(包括两个以上)直接互连就可以实现“AND”的逻辑功能。
与功能:有其中1个输出为0时,总输出为0;全部数据都为1时,总输出为1.
实现线与逻辑
当其中1个输出为0时,因为其Q2导通的缘故,其output被拉低至低电平;其余的输出即使为1,也是因为Q2截止才被拉高的,线与时,所有输出直接相连,因此被拉高的输出可以通过其他OD门中导通的Q2被拉低,因此总的输出依然为低;
当所有的OD门输出均为1时,所有OD门的Q2都截止,则数据没有被拉低的通路,则总的输出为高。
上拉电阻
为了保证线与逻辑的正常运行,通常单个OD门都不包含上拉电阻R3。
因为如果每个OD门都包含了R3,则多个OD门线与后,等效的上拉电阻为R3/N,N表示线与的OD门个数,即等效上拉电阻会越来越小。
上拉时的导通电流会越来越大,进而烧坏Q2,因此通常在使用OD门时会在外部统一增加一个上拉电阻。
三态门
三态门(Three-state gate)是一种重要的总线接口电路。三态门都有一个EN控制使能端,来控制门电路的通断。 可以具备这三种状态的器件就叫做三态器件。当EN有效时,三态电路呈现正常的“0”或“1”的输出;当EN无效时,三态电路给出高阻态输出。
设备端口要挂在一个总线上,必须通过三态缓冲器。因为在一个总线上同时只能有一个端口作输出,这时其他端口必须在高阻态,同时可以输入这个输出端口的数据。所以你还需要有总线控制管理,访问到哪个端口,那个端口的三态缓冲器才可以转入输出状态。这是典型的三态门应用。
任意时刻,n个三态门的控制端只能有一个为1,其余均为0,而三态门利用高阻态可以很好的实现这一特性。
三态门有三种输出状态:输出高电平、输出低电平和高阻状态,前两种状态为工作状态,后一种状态为禁止状态。值得注意的是,三态门不是具有三种逻辑值。在工作状态下,三态门的输出可为逻辑‘0’或者逻辑‘1’;在禁止状态下,其输出呈现高阻态,相当于开路