lattice防止信号被优化（管脚分配时定义的引脚被分配到unconnected无关联引脚上导致无法配置）

最新推荐文章于 2024-06-20 11:28:50 发布
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lattice定位为低成本低功耗FPGA/CPLD产品，因此在一些小型公司有使用到，但其开发平台DIAMOND不是很好使用，容易出bug。

我在使用过程中发现，自己配置的输入端口，有时候会莫名其妙的被识别为无关联端口（是有被使用到的正常引脚，无语法错误）。

 

猜测可能是被综合器优化掉了。

解决方法参考的知乎博主        王小二苕        可以在端口定义之前添加一行代码/* synthesis syn_force_pads = 1 */ 来阻止端口被优化。

 综合过后端口被正常识别为input

 参考链接：Lattice FPGA端口综合被优化解决方法 - 知乎

my_daling
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