【Lattice】关于lattice的lvds管脚约束的注意事项

已于 2022-02-22 14:03:25 修改
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分类专栏： FPGA经验、总结以及debug记录 文章标签： lvds fpga
于 2022-02-22 11:06:14 首次发布
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本文链接：https://blog.csdn.net/qq_41186941/article/details/123063780
版权

(2019-03-11)
平台: lattice ecp5 LFE5U-25F-BG381

关于lattice的lvds

=====================================
报错：
在这里插入图片描述
ERROR - par: A generic DDR interface has been locked to bank(s) 3,6, which are not neighbors; therefore, the interface cannot be covered by an ECLK signal per device architecture.

》》》 其实是
① 同一组里边的差分对，比如[7:0]lvds_o,这八对差分对(同一个lvds[7:1])只能在同一个bank中,否则就会报错。(Lattice)
在这里插入图片描述
② LVDS的TX只能接在BANK AB上
而RX，则可以接在BANK AB上也可以接BANK CD
在这里插入图片描述

=====================================
现象: lvds解出来只有de是对的，hsync和vsync是乱的，有时候de也是错的。
画面一直处于上下跳的状态
在这里插入图片描述

解决方法：
在lvds_rx管脚上设置内置差分电阻。 =》 完美解决
在这里插入图片描述
在这里插入图片描述

Ethan_WC
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时序约束是在数字电路设计中用于确保设计在时序要求下正确运行的一种方法。Lattice是时序约束的一种类型。它是由Lattice Semiconductor公司提出并广泛使用的一种约束关系。Lattice时序约束主要用于确保设计满足条件时钟的时序要求。 Lattice时序约束主要涉及到时钟、数据路径和时序意图。时钟是指设计中使用的周期性信号，数据路径是指信号在电路中传输的路径，而时序意图是指设计者对信号在电路中的传输方式的理解和意图。 时序约束主要包括最大延迟和最小延迟。最大延迟是指信号传输经过的最长时间，而最小延迟是指信号传输经过的最短时间。通过对时钟、数据路径和时序意图进行合理的约束设置，可以确保设计在时序要求下正常运行。 Lattice时序约束的设置包括时钟频率、时钟起始时间、时钟边沿、数据路径延迟等方面。设计人员需要详细了解设计的时序要求，根据具体的应用情况来设置约束。通过合理设置时序约束，可以更好地控制时序和时钟的关系，从而提高电路的稳定性和可靠性。 总结来说，Lattice时序约束是一种用于确保电路设计在时序要求下正确运行的方法。通过合理设置时钟、数据路径和时序意图的约束，可以确保设计在时序要求下正常工作。Lattice时序约束的设置对于电路的稳定性和可靠性至关重要。

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