modelsim工具问题集

1、modelsim 在编译大工程时，有时候为了调试方便，需要出很多不同的小版本。

      一般新手用脚本编译文件时喜欢用如下方式：
##vlog -sv -work work "../verilog/Encode_Frame_HW_mb2s.v"
##vlog -sv -work work "../verilog/Encode_Frame_HW_mb3s.v"
##vlog -sv -work work "../verilog/Encode_Frame_HW_mb4t.v"
##vlog -sv -work work "../verilog/Encode_Frame_HW_mb5t.v"
##vlog -sv -work work "../verilog/Encode_Frame_HW_mb6t.

       上面方式容易出问题，假设verilog源文件中包含有define命令，·ifndef xxx  ·else   ·endif。 用vlog 编译会将所有文件当成一个单独的个体最后链接， 不会将其当成一个统一的工程。也就是说，在某个.v 文件只认自己当前文件内是否有define，而不会考虑整体。这样会造成想通过define 切很多版本，达不到想要的效果。

         举例说明 在 Encode_Frame_HW_mb4t.v" 文件中假如有

           ·ifndef FPGA_SIM

               assign       A  = B;

            `else

              assign    A =C ;

            `endif

         加入你在工程顶层 甚至在脚本 vism 中添加“ define  FPGA_SIM" 但是你在Encode_Frame_HW_mb4t.v 中没有添加，在用vlog 单个编译文件时，依然会认为没有FPGA_SIM,而走上面的分支。

          正确的做法是： 将所有文件用include方式放到一个sim_inc.v文件中。注意每一行需要加上一个“；”，否则报错

          include "../verilog/Encode_Frame_HW_M0iy.v";
          include "../verilog/Encode_Frame_HW_mb0s.v";
          include "../verilog/Encode_Frame_HW_mb1s.v";
          include "../verilog/Encode_Frame_HW_mb2s.v";

         这样在sim_inc的最前端添加一个专用的define文件，那么会起到全局作用。