xilinx EDA 器件
碰碰跳跳
这个作者很懒,什么都没留下…
展开
-
xilinx文档分类
1. D:\XilinxDoc\7_Series\documentation\customer_notices / XCN14014- Top Marking Change 二维码说明原创 2018-01-11 13:42:19 · 674 阅读 · 0 评论 -
xilinx FPGA配置加载
1.xilinx 7系列以上flash选型参考 ug908 Appendix C 或者 安装目录下 C:\Xilinx\Vivado\2016.4\data\xicom\xicom_cfgmem_part_table.csv2.xilinx 6系列以前flash选型参考 ISE -> help -> help topic -> Configuring and Programming a D原创 2017-12-05 10:24:25 · 4389 阅读 · 0 评论 -
Xilinx网站 – 如何申请官方IP的评估license
作者:圆宵 FPGA那点事儿问题描述:在Xilinx中的很多IP和开发工具,都是需要付费才能购买正版的license的。不过XIlinx一般也提供有评估版本的license,可以供大部分客户来免费申请。下面就简单介绍下评估license的申请途径和方法解决办法:官方License的申请网址可以到下面的链接:https://www.xilinx.com/support原创 2017-12-04 09:03:16 · 7492 阅读 · 0 评论 -
UltraScale Architecture PCB Design 解读
123原创 2017-11-24 06:03:52 · 384 阅读 · 0 评论 -
kintex/kintex Ultrascale DDR3 设计注意事项
1. 参考ug5862.FPGA DDR3内部走线本身有偏移,需要通过PCB走线来补偿,参考ug586 page196 For example, to obtain the package delay information for the 7 series FPGA,XC7K160T-FF676, this command should be issued: l原创 2016-10-27 11:26:43 · 2813 阅读 · 0 评论 -
FPGA功耗的那些事儿
在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的。笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右,有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利,导致可靠性下降。其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地,因此硬件团队则极力要求笔者所在的FPGA团队转载 2017-12-20 08:44:07 · 5524 阅读 · 0 评论 -
ug483_7Series_PCB摘要
Fixed Package Capacitors per DeviceSome 7 series devices require fewer PCB capacitors because high-frequency ceramic capacitors are already present inside the device package (mounted on the package原创 2017-11-30 08:56:40 · 444 阅读 · 0 评论 -
约束文件常用
1.不约束管脚设置This example contains unconstrained pins. To permit bitsream file generation, add this lineto the end of the constraints file (Figure 14):set_property BITSTREAM.General.UnconstrainedPins {A原创 2017-11-09 10:51:04 · 504 阅读 · 0 评论 -
关于xilinx 客户自己生成 IP 加密
Xilinx有直接的视频教程https://www.xilinx.com/video/hardware/using-ip-encryption-vivado-design-suite.html 在UG1118的第六章中有对IP加密的详细教程 https://www.xilinx.com/support/documentation/sw_manuals/xilinx2017_2/ug1原创 2018-01-15 15:03:13 · 4915 阅读 · 3 评论 -
IDELAYE2 & IDDR 原语 ISE 平台到 vivado移植
1. IDDR IDDR #( .DDR_CLK_EDGE("OPPOSITE_EDGE"), // "OPPOSITE_EDGE", "SAME_EDGE" // or "SAME_EDGE_PIPELINED" .INIT_Q1(1'b0), // Initial value原创 2017-12-20 09:45:07 · 5839 阅读 · 0 评论 -
RTL encryption
参照ug1118第六章,以及https://www.xilinx.com/products/intellectual-property/ip-encryption.html使用如下命令对verilog进行加密:encrypt -langverilog -ext .vp -key keyfile.txt myip1.v myip2.v …vhdl也类似keyfile.txt中的密钥根据vivado版...原创 2018-05-18 10:14:50 · 1110 阅读 · 0 评论 -
Vivado 2016.4 crash
https://forums.xilinx.com/xlnx/board/crawl_message?board.id=IMPBD&message.id=17780https://forums.xilinx.com/xlnx/board/crawl_message?board.id=SYNTHBD&message.id=20441https://www.xilinx.com/sup...原创 2018-05-09 08:30:07 · 976 阅读 · 0 评论 -
AXI_VTC(slave) AXI_TPG Video (master)
XAPP1285 - Scaling LiveVideo with the Video Processing Subsystem Application NoteXAPP1205 - Designing High-Performance Video Systems with the Zynq-7000 All Programmable SoC Using IP Integrator原创 2018-04-17 17:23:45 · 1374 阅读 · 0 评论 -
xilinx xapp 列表
xapp427 - Implementation and Solder Reflow Guidelines for Pb-Free Packages 实施和无铅封装的回流焊指南 XAPP1052 - Bus Master Performance Demonstration Reference Design for the Xilinx Endpoint PCI Express So...原创 2017-06-21 05:59:23 · 1884 阅读 · 0 评论 -
双die设计注意事项
1.跨die路径尽可能减少,跨die两边信号都必须为寄存器类型,最好使用多级寄存器;2.时钟clock,Reset信号尽量不要跨die,跨die会增加时钟skew;3.尽量保持数据流单向,边界附近画跨die Pblock;4.跨die路径时钟频率最高550MHz;5.时钟clock,reset不建议使用set max_fanout;原创 2018-01-17 14:38:18 · 1793 阅读 · 0 评论 -
把Xilinx的IPCORE解密成源代码的方法
把Xilinx的IPCORE解密成源代码的方法 1.加密的文件格式以can_v1_5/can_tl_bsp.vhd为例子a)前8个字节XlxV38EB是加密的版本号,没研究过其他加密版本,不知道有什么不同后面的fa00不知道做什么用b)第二行前8字节是这段密文长度,表示过3230H字节后是下一个加密段c)从18h开始是明文经过Zlib压缩后DES加密的原创 2018-01-07 11:42:54 · 8715 阅读 · 0 评论 -
Win8/8.1/10 ISE _pn.exe crash-崩溃问题解决
不少Win8/8.1用户,以及最新的win10电脑辛苦安装ISE之后测试新建工程时(或进行其他文件导航操作时)出现“_pn.exe”出现问题,停止运行,让人十分纠结。笔者也遇到这样的问题,经过辛苦折腾,终于在https://forums.xilinx.com/xlnx/board/crawl_message?board.id=DEENBD&message.id=1732找寻到了解决方案,与大家分享原创 2016-11-10 16:44:38 · 867 阅读 · 0 评论 -
在OrCAD/Altium 中打开原厂开发板Schematic工程的方法
Xilinx原厂给出的原理图是一般都是Mentor DxDesigner 文件格式的, 如果客户需要在OrCAD或者Altium Designer中导入工程,只要用PADS/DxDesigner 打开工程,然后将工程导出为EDIF格式...然后用OrCAD/Altium Designer 导入EDIF(注意看导出的选项和要填的Schematic名字)原创 2017-09-25 15:51:36 · 1710 阅读 · 1 评论 -
必看干货 | 学习Vivado如何获取License
学习Vivado如何获取LicenseVivado入门必看导读老铁,还在为如何获取Vivado License而扎心?无论此刻你是一个需要安装Xilinx Vivado工具链的入门菜鸟,还是已有license过期的Vivado老铁,今儿咱就借着这篇文章,把学习「Vivado如何获取License」这档子事儿给说通透咯~ 手把手教程,分四部分讲述:● Part 1转载 2017-07-20 11:25:21 · 32329 阅读 · 4 评论 -
AR# 66788 Design Advisory for MIG 7 Series DDR3 - DQS_BIAS is not properly enabled for HR banks
DescriptionThis Design Advisory is being released as a notification of calibration failures that have been seen within MIG 7 Series DDR3 designs meeting ALL of the following criteria:Memory inte转载 2017-01-03 11:03:58 · 963 阅读 · 0 评论 -
基于7系列FPGA的DCI技术的应用
DCI技术概述随着FPGA芯片越大而且系统时钟越高,PCB板设计以及结构设计变得越难,随着速率的提高,板间的信号完整性变的非常关键,PCB板上若有关键信号,那么需要进行阻抗匹配,从而避免信号的反射和震荡。Xilinx公司提供DCI可以在芯片内部进行阻抗匹配,匹配电阻更加接进芯片,可以减少元器件,节省PDB板面积,并且也更方便走线。传统的阻抗匹配是在PCB板上端接一个电阻。理想情况下,源端输原创 2016-12-02 16:53:50 · 2652 阅读 · 0 评论 -
vivado 常见错误
1.ERROR: [Labtools 27-3165] End of startup status: LOW"I've inserted the following settings in the constraints (xdc) file and board started to work correctly. set_property BITSTREAM.CONFIG.E原创 2016-12-02 10:01:48 · 15413 阅读 · 1 评论 -
IC设计:环形振荡器(Ring OSCillatior)
由 小帽帽 于 星期一, 2015-09-14 11:58 发表这应该是我第一次讲IC设计的部分,很多时候我们由于跟module比较熟,所以学了很多Module的理论机台的知识,因为我们是PIE,我们需要知己更需要知彼,与其说PIE是很专业的人,那我更想说我们其实更像个万金油,我们需要懂module才能站在他们的角度和他们一起提升产品质量,解决技术难题。那我们面对客转载 2016-11-10 12:38:39 · 49719 阅读 · 30 评论 -
Vivado bug大揭秘——综合实现参数配置中的Bug及解决办法
综合、实现是一个工程中必不可少的两个环节,是生成最终bit文件的两个必经步骤。在综合实现的配置选项中,有一些参数供用户选择配置,来指导工具的综合以及布局布线。这些参数的能够协调速度与面积、以及软件的运行速度等之间的关系,是设计中需要考虑的关键点之一。然而,在VIVADO中,一些参数的搭配不当,再加上一些工程中特殊的因素,导致Bug的出现。下面,我们首先简要介绍一下综合实现中的配置参数,然后针对某一原创 2016-10-16 11:48:26 · 1466 阅读 · 0 评论 -
高速LVDS接口信号完整性处理实例
一、系统介绍EMCCD相机由图像传感器、驱动电路、FPGA(Spartan-3)、LVDS接口和电源等组成。LVDS输出接口使用2片DS92LV1021,每片实现10bit并行数据到1路串行LVDS的转换(即串行调制,Ser),其中1片转换10bit图像数据,1片转换行(H)、场(V)同步,统一使用像素时钟(25MHz)调制,LVDS串行速率为25x10=250MHz。图像输入使用配套的2转载 2016-06-20 20:49:10 · 3129 阅读 · 0 评论 -
Vivado Implementation - ERROR: [Chipscope 16-119] Implementing debug core dbg_hub failed
Description"opt_design" can fail with error messages similar to the following:opt_design failedERROR: [Chipscope 16-119] Implementing debug core dbg_hub failed.ERROR: An unknown error has occu原创 2016-06-16 16:52:05 · 10401 阅读 · 0 评论 -
Altium Designer16 精心总结
如需转载请注明出处:http://blog.csdn.NET/qq_29350001/article/details/52199356以前是使用DXP2004来画图的,后来转行。想来已经有一年半的时间没有画过了。突然转到AD,有些不适应。用了下发觉很多功能确实比DXP要来的强大。花了不少时间和精力,将之前的一些经验技巧,进行整理总结。希望这篇文章,可以让人少走线些弯路。让初学者可以快速入门。转载 2017-01-03 13:50:40 · 2821 阅读 · 0 评论 -
赛灵思(XILINX) FPGA中VRP/VRN管脚的使用心得
XILINX公司的Virtex系列FPGA芯片上,每个BANK都有一对VRP/VRN管脚。VRP/VRN管脚是一对多功能管脚,当一个BANK使用到某些DCI(Digitally Controlled Impedance)接口电平标准时,需要通过该BANK的VRP/VRN管脚接入参考电阻。此时,VRN通过一个参考电阻R上拉到Vcco,VRP通过一个参考电阻R下拉到地。VRP/VRN管脚提供一个参考电转载 2017-03-03 09:59:38 · 9077 阅读 · 3 评论 -
vivado使用
1.设置线程数 set_param general.maxThreads 8原创 2017-03-07 19:58:22 · 1221 阅读 · 0 评论 -
xapp585使用注意事项
1.时钟规则MMCM可以驱动BUFIO, BUFR, BUFH, and BUFG时钟网络;PLL只能驱动BUFH and BUFG时钟网络7系列FPGA速度等级个时钟网络支持最大频率如下表格XAPP585一般用于低成本方案,常见选型为-1 -2 速度等级芯片,单lane测试通过支持最高速率为 1,200 Mb/s原创 2017-05-07 11:54:01 · 3761 阅读 · 0 评论 -
功耗分析
1. ug908 System Monitor 查看芯片实时温度;原创 2017-05-05 13:34:24 · 389 阅读 · 0 评论 -
xilinx 配置芯片
1.xilinx推荐配置芯片详见vivado安装目录:C:\Xilinx\Vivado\2015.4\data\xicom\xicom_cfgmem_part_table.csv2.工程师尝试使用其他flash,不可使用FPGA烧写flash,但是如果使用烧写器烧写flash,FPGA加载程序可以成功原创 2017-05-11 14:02:36 · 1546 阅读 · 0 评论 -
晶圆级封装(WLCSP) & 倒片封装(Flip-Chip)
上一篇文章《封装/package》把封装的分类和大概的框架基本上讲完了,这里在专门讲一下现在比较流行的CSP封装和Flip-Chip封装吧。受电子产品的小、轻、薄的驱动,封装领域也是不断开发出新的封装type。上一章就有说到CSP封装就是比较革命性的产品,Size是裸芯片的1.2倍甚至同等大小,尤其随着移动电子的兴起,这种裸芯片封装(Wafer Level CSP)封装已经是最小最省钱的封转载 2016-09-19 16:43:40 · 54319 阅读 · 3 评论 -
基于7系列FPGA的DCI技术的应用
DCI技术概述随着FPGA芯片越大而且系统时钟越高,PCB板设计以及结构设计变得越难,随着速率的提高,板间的信号完整性变的非常关键,PCB板上若有关键信号,那么需要进行阻抗匹配,从而避免信号的反射和震荡。Xilinx公司提供DCI可以在芯片内部进行阻抗匹配,匹配电阻更加接进芯片,可以减少元器件,节省PDB板面积,并且也更方便走线。传统的阻抗匹配是在PCB板上端接一个电阻。理想情况下,源转载 2017-04-07 09:08:51 · 1241 阅读 · 0 评论 -
DDR的VTT电源应用及其优化
论文导读:摘要:针对高速DDR总线中的信号完整性问题,本文在分析现有的端接方式后,提出了一种新的VTT端接方式。在分析和设计的过程中,使用了Cadence仿真软件。然后根据仿真结果对相关参数进行了优化。最后,对仿真所得到的数据进行了实际测试验证,并且根据以上结果总结了设计规则。 关键词:DDR VTT SSTL 对于DDR2和DDR3的电源设计,DDR SDRAM系统通转载 2017-03-10 14:52:57 · 13099 阅读 · 1 评论 -
xilinx器件硬件特性
VCCAUX:VCCAUX is used to power the JTAG and dedicated configuration pins, thus making them independent of VCCO. (This resolves the issue encountered in Virtex-E, where banks 2 and 3 were required原创 2016-03-24 10:07:52 · 504 阅读 · 0 评论