如何获得某一时钟信号的上升沿和下降沿

王德柱，

已于 2022-09-20 18:00:39 修改

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文章标签： fpga开发单片机嵌入式硬件

于 2022-03-15 10:01:33 首次发布

本文链接：https://blog.csdn.net/phfcguj/article/details/123495137

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该博客内容涉及数字电路中的时钟信号处理。通过两个寄存器sck_r0和sck_r1来捕获时钟信号的上升沿和下降沿，当rst_n为低电平时，sck_r0和sck_r1被置为高电平，表示时钟的空闲状态。在时钟边沿检测中，sck_n用于捕获下降沿，sck_p用于捕获上升沿。

摘要由CSDN通过智能技术生成

reg sck;
 
  reg sck_r0,sck_r1;
  
  wire sck_n,sck_p;
  
 always@(posedge clk or negedge rst_n) begin
     if(!rst_n)  begin
             sck_r0 <= 1'b1;   //sck of the idle state is high 
             sck_r1 <= 1'b1;
      end
      else  begin
             sck_r0 <= SCK;
             sck_r1 <= sck_r0;
       end
 end
 
 assign sck_n = (~sck_r0 & sck_r1)? 1'b1:1'b0;   //capture the sck negedge
 
 assign sck_p = (~sck_r1 & sck_r0)? 1'b1:1'b0;   //capture the sck posedge