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OpenFPGA
这个作者很懒，什么都没留下…
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FPGA的综合和约束的关系
数字硬件建模SystemVerilog(四)-综合综合编译器将实现细节添加到抽象RTL模型，合成编译器：将RTL功能转换为等效功能的通用逻辑门。将通用门映射到特定的ASIC或FPGA目标。执行逻辑优化以满足时钟速度要求。执行逻辑优化以满足面积和功率要求，执行逻辑优化以满足建立和保持时间。图1-10说明了使用SystemVerilog进行数字综合的一般流程，图1-10:Sy...原创 2022-04-15 08:30:00 · 1243 阅读 · 0 评论 -
ZYNQ从放弃到入门（五）- 专用定时器
ZYNQ从放弃到入门（五）- 专用定时器与大多数 Zynq 外设一样，专用定时器(Private Timer，这里翻译成专用定时器，也可翻译成私有定时器)具有许多预定义的函数和宏，可帮助工程师有效地使用资源。这些包含在#include "xscutimer.h"参考：❝UG585 CH8 Timer每个A9处理器都有私有的32位定时器和32位看门狗定时器。两个处理器共享一...原创 2022-04-14 08:30:00 · 1273 阅读 · 0 评论 -
SystemVerilog(五)-文本值
数字硬件建模SystemVerilog(五)-文本值System Verilog 扩展了 Verilog 的 教据类型 ， 增强了指定文本值的方法。在介绍文本值之前我们先简单回忆一下HDL中的四个状态数据值。四个状态数据值对于RTL建模，System Verilog使用硅中可能出现的值的四值表示。0表示抽象数字低电平，没有与之相关的电压或电流。1表示抽象数字高电平，无电压...原创 2022-04-12 08:30:00 · 529 阅读 · 1 评论 -
ZYNQ从放弃到入门（四）- 中断（二）
ZYNQ从放弃到入门（四）- 中断（二）这篇博文重点介绍了使用共享外设中断 GPIO 中断。为了正确实现这个中断结构，我们需要编写两个函数：中断服务程序（ISR-Interrupt service routine）——定义了中断发生时发生的动作。中断设置——配置中断。该例程设置并启用 GPIO 中断。它对系统内的所有中断都是通用的，以帮助代码重用。虽然，中断很复杂，但是，...原创 2022-04-08 08:30:00 · 1274 阅读 · 0 评论 -
ZYNQ从放弃到入门（三）- 中断（一）
在检查PS端IO口状态时，常用的就是轮询，但是实际工程中很少用这种方式，主要是运行复杂逻辑时，轮询方式效率太低，CPU需要等待IO口状态变化，这种肯定不符合大多数应用，所以多数情况下都是使用中断方式进行驱动的。在许多具有许多输入的系统中，键盘、鼠标、按钮、传感器等。来自这些设备的输入通常与当前执行的进程或任务异步，并且轮询 I/O 方法对于具有许多输入的系统通常效率太低。...原创 2022-04-02 08:30:00 · 2675 阅读 · 0 评论 -
ZYNQ从放弃到入门（二）-PS端 GPIO
ZYNQ从放弃到入门（二）-PS端 GPIO本博客着眼于驱动 GPIO 连接的 LED（PS 端）。虽然使 LED 闪烁是一项非常简单的任务，但通过驱动使 LED 闪烁所需的步骤，我们可以进一步探索 Zynq SoC 的其他方面，例如其定时器和中断。我将在以后的博客中讨论这些主题。Zynq SoC 具有多个通用 I/O 引脚，它们组合起来创建一个 10 位宽的通用 I/O...原创 2022-04-01 08:30:00 · 1386 阅读 · 0 评论 -
ZYNQ从放弃到入门（一）MIO
ZYNQ从放弃到入门（一）MIO系列文章开篇~ 卷起来这篇博文特别关注 Zynq SoC 的多用途 IO (MIO， Multipurpose IO) 模块。正是这个接口块为 Zynq SoC 的双核 ARM Cortex-A9 MPCore 处理器提供了许多标准接口。MIO 还包含确定 Zynq SoC 如何启动的配置设置。MIO 连接到 Zynq SoC 的 PS（处...原创 2022-03-25 08:30:00 · 2044 阅读 · 0 评论 -
安装xillinux操作系统_zedboard
1、下载相关的资料xillinux的官方网站是www.xillybus.com，在官网上可以找到系统的下载和安装教程，还有其它一些开发指导文档。在这里，我介绍一下系统的安装过程。可能你在www.xillybus.com这个网止上会找不到，那么你可以到http://www.xillybus.com/download这个网址上找。官网上有基础的教程，可以去看一下。在官网上下载好两个文件，一个是系统镜像xillinux-2.0.img.gz，另一个是xillinux-eval-zedboard-2.0c，转载 2022-01-23 22:13:18 · 610 阅读 · 0 评论 -
Zynq MPSOC 电子书免费下载
Zynq MPSOC 电子书免费下载期待已久的ZynqMPSOC电子书终于上线了，书名为《ExploringZynqMPSoCWithPYNQandMachine Le...原创 2021-12-10 08:30:00 · 1398 阅读 · 0 评论 -
Xilinx 7 系列FPGA选型指导
2015年11月，Xilinx推出Spartan®-7 FPGA系列2012年：推出Artix-7、 Kintex-7和Virtex-7FPGA系列Artix®-7 FPGAsPDF文档，...原创 2021-10-15 08:30:00 · 1554 阅读 · 0 评论 -
ZYNQ PS简介
ZYNQ PS简介ZYNQ 实际上是一个以处理器为核心的系统，PL 只是它的一个外设。Zynq-7000 系列的亮点在于它包含了完整的 ARM 处理器系统，且处理器系统中集成了内存控制器和...原创 2021-08-31 08:30:00 · 1310 阅读 · 0 评论 -
UltraScale时钟资源和时钟管理模块
UltraScale时钟资源和时钟管理模块绪论图2.1和2.2给出了UltraScale结构的时钟结构。从图中可以看出，基本的结构是由表示分段时钟行和列的CR块构成的CR以一个单元的方式排...原创 2021-08-20 12:00:00 · 6734 阅读 · 1 评论 -
【Vivado那些事】Vivado两种生成、固化烧录文件
图形界面方式一、生成固化文件1、先生成bit文件，再生成固化文件2、生成固化文件步骤A选择当前flash的大小，注意这里是MB，不是Mb。B选择要生成的固化文件的保存路径，设置名字。C选择...原创 2021-08-04 08:00:00 · 6055 阅读 · 0 评论 -
在Vivado下如何判断芯片是多die芯片-关于SSI的多方面解答
1. 什么是SSI芯片？SSI是Stacked Silicon Interconnect的缩写。SSI芯片其实就是我们通常所说的多die芯片。其基本结构如下图所示。可以看到SSI芯片的基本单元是SLR（Super Logic Region），也就是我们所说的die。SLR之间通过Interposer“粘合”在一起。每个SLR可看做一片小规模FPGA。2. 如何从芯片型号上判断FPGA是否是多die芯片?在芯片选型手册上，有如下图所示说明，根据图中红色方框标记可判断该芯片是否是SSI芯片。3. U原创 2021-08-01 22:51:36 · 3977 阅读 · 0 评论 -
ITU-R BT601/BT709 BT656/BT1120区别与联系
BT601是SDTV的数据结构 BT656是SDTV(1280x720P@60Hz)的interface PCLK+8bit DataBT709是HDTV的数据结构 BT 1120是HD...原创 2021-08-01 09:00:00 · 1948 阅读 · 0 评论 -
ZYNQ 双核运行并交互，一个linux，一个裸核
ZYNQ 双核运行并交互，一个linux，一个裸核前言需要掌握的知识硬件平台的建立裸机流水灯工程的准备和验证petalinux 2018.2 工程的建立打包程序包括流水灯程序2：设置linux 为 单核petalinux 核和裸机流水灯核的交互前言zynq 7000 一般有2个cpu （arm A9)，我们一般都用一个cpu0，本实验让2个cpu 都运行起来，cpu0 运行操作系统petalinux 2018.2， cpu1: 裸机流水灯。同时通过共享内存的方式，实现2个核之间的交互。关于zynq 双原创 2021-05-15 20:21:39 · 5533 阅读 · 0 评论