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5G技术扫盲
来源：互联网，版权归作者所有5G技术扫盲随着通信应用的频谱频率越来越高，就好像是路越修越宽，理论上讲，跑在上面的车就可以越跑越快，但实际情况好像不是这样。比如，只比四环多一环的北京五环，路...原创 2021-12-21 08:30:00 · 118 阅读 · 0 评论 -
【Vivado那些事儿】Vivado 增量综合流程
【Vivado那些事儿】Vivado 增量综合流程从 Vivado 2019.1 版本开始，Vivado 综合引擎就已经可以支持增量流程了。这使用户能够在设计变化较小时减少总的综合运行时间...原创 2021-12-30 08:30:00 · 395 阅读 · 0 评论 -
异构计算综述
异构计算（Heterogeneous computing）异构计算（Heterogeneous computing）技术从80年代中期产生，由于它能经济有效地获取高性能计算能力、可扩展性好...原创 2021-12-31 08:30:00 · 1401 阅读 · 0 评论 -
FPGA和USB3.0通信-UVC摄像机
FPGA和USB3.0通信-UVC摄像机本次演示用的是USB3.0芯片-CYPRESS CYUSB3014（下称 FX3），该芯片是标准的USB3.0 PHY，可以大大简化使用USB通信时...原创 2021-12-02 08:30:00 · 645 阅读 · 0 评论 -
优秀的 Verilog/FPGA开源项目介绍（十）- H.264和H.265
H.264及H.265简介：一、什么是H.265H.265是ITU-TVCEG继H.264之后所制定的新的视频编码标准。H.265标准围绕着现有的视频编码标准H.264，保留原来的某些技术...原创 2021-12-07 08:30:00 · 1408 阅读 · 0 评论 -
关于FPGA工程的IP核升级的方法总结
记录下FPGA编译器版本不一致导致的ip核升级的解决方法，以备后面查阅。1.Quartus：若quartus版本与工程所使用的quartus版本不一致，编译会出现下面的错误。解决方法：将工程中ip核对应的.qip文件删掉，重新编译即可生成新的.qip文件，可以完成更新。2.对xilinx而言，版本不同也存在ip核升级的问题。如下图所示，ip核被锁住。解决方法：方法一：直接选中上图中被锁的ip核，然后右键选择upgrade ip，就可以升级ip核，然后一直点ok就可以了。方法二：在Viv原创 2021-11-30 20:53:58 · 327 阅读 · 0 评论 -
I + I2C = I3C：这个附加的“I”是什么？
MIPI 联盟2018年发布了 I3C（发音为“eye-three-see”）总线规范的第 1 版，这应该是对长期存在的 I2C 和 SPI 协议的改进。与 I2C/SPI 相比，I3C ...原创 2021-11-25 08:30:00 · 429 阅读 · 0 评论 -
【科普】HDMI vs DisplayPort vs DVI 傻傻分不清楚
对于我们日常使用过程中，这些接口见到实物应该都能分得清楚，但是当我们进行设计时，您又能分清这些接口的协议吗？左上DVI 左下DP 右上HDMI 右下VGA常见接口截面图现在去google或...原创 2021-11-24 08:30:00 · 820 阅读 · 0 评论 -
Verilog复杂时序逻辑电路设计实践
笔试时也很常见。[例1] 一个简单的状态机设计－－序列检测器序列检测器是时序数字电路设计中经典的教学范例，下面我们将用Verilog HDL语言来描述、仿真、并实现它。序列检测器的逻辑功能...原创 2021-07-27 08:00:00 · 701 阅读 · 0 评论 -
x86架构鼻祖-i8086
x86架构鼻祖-i8086i8085按照时间线，Intel 8080之后是8085系列芯片，但是8085在设计上只是8080的单一工作电压版本（（以前的Intel 8080微处理器晶片需要...原创 2021-11-16 08:30:00 · 923 阅读 · 2 评论 -
MIPI CSI-2
来源：公众号瓜大三哥版权归三哥所有1 MIPI简介2 MIPI CSI-2简介2.1 MIPI CSI-2 的层次结构2.2 CSI-2协议层2.3 打包/解包层2.4 ...原创 2021-11-13 08:00:00 · 542 阅读 · 0 评论 -
图书推荐|计算机组成与设计（原书第5版） 硬件软件接口 RISC-V
计算机组成与设计（原书第5版） 硬件软件接口 RISC-V这本书是引进过来的，本系列图书广受盛誉，有两位“图灵奖”得主撰写，书的权威性及细致性不言而喻，两位作者的履历也是让我们望而项背：...原创 2021-11-09 09:00:00 · 180 阅读 · 0 评论 -
RISC-V给FPGA带来的新机遇
来源：网络素材版权归原作者所有RISC-V给FPGA带来的新机遇RISC-V给FPGA带来的新机遇RISC-V的发展速度比我预期的要快得多。我认为这将给FPGA带来一个巨大的机会，使其可以...原创 2021-11-10 08:30:00 · 389 阅读 · 0 评论 -
介绍一些新手入门FPGA的优秀网站（新增2）
介绍一些新手入门FPGA的优秀网站之前有分享过《HDLBits》这个对于入门非常好的网站（学会使用Hdlbits网页版Verilog代码仿真验证平台），今天在推荐给大家一些优秀网站，无聊的...原创 2021-11-07 09:00:00 · 302 阅读 · 0 评论 -
以太网的发展历史、演化过程以及工作基理
以太网的发展历史、演化过程以及工作基理以前花了大篇幅介绍以太网（十几篇文章左右），今天再来简单介绍一下，因为每个人的理解不同，不同的文章的角度不同让你理解的东西也不同。以太网简介以太网是一...原创 2021-11-04 08:30:00 · 568 阅读 · 0 评论 -
串行协议之SATA
书接上回-《串行总线技术（一）-串行总线结构（以PCIe为例）串行总线技术（二）-串行总线中的先进设计理念及SerDes/PMA介绍简介SATA(Serial Advanced Techn...原创 2021-10-29 08:30:00 · 893 阅读 · 0 评论 -
优秀的 Verilog/FPGA开源项目介绍（四）- Ethernet
今天介绍两个（only two）网络相关的开源项目。Alex的verilog-ethernet之前在介绍PCIe项目时有介绍过Alex的项目，当时重点介绍了PCIe。今天主要介绍他的eth...原创 2021-10-25 08:30:00 · 881 阅读 · 1 评论 -
DPU技术发展概况
1.什么是DPUDPU（Data Processing Unit）是以数据为中心构造的专用处理器，采用软件定义技术路线支撑基础设施层资源虚拟化，支持存储、安全、服务质量管理等 基础设施层服...原创 2021-10-24 09:00:00 · 949 阅读 · 0 评论 -
图书推荐|计算机组成与设计（原书第5版） 硬件软件接口 RISC-V
计算机组成与设计（原书第5版） 硬件软件接口 RISC-V这本书是引进过来的，本系列图书广受盛誉，有两位“图灵奖”得主撰写，书的权威性及细致性不言而喻，两位作者的履历也是让我们望而项背：...原创 2021-10-23 09:00:00 · 1501 阅读 · 0 评论 -
优秀的 Verilog/FPGA开源项目介绍（三）- 大厂的项目
优秀的 Verilog/FPGA开源项目介绍（三）- 大厂的项目谷歌开源芯片项目OpenTitanOpenTitan 是 Google 开发的项目，旨在鼓励厂家为数据中心和消费级设备开发所...原创 2021-10-19 08:30:00 · 1187 阅读 · 0 评论 -
串行总线技术（二）-串行总线中的先进设计理念及SerDes/PMA介绍
串行总线技术（二）-串行总线中的先进设计理念及SerDes/PMA介绍字节分割/链路聚合下面以PCIe为例对字节分割加以讨论，如图所示。PCIe使用链路和线路来发送串行数据。链路是一个逻辑...原创 2021-10-18 08:30:00 · 453 阅读 · 0 评论 -
Xilinx 7 系列FPGA选型指导
2015年11月，Xilinx推出Spartan®-7 FPGA系列2012年：推出Artix-7、 Kintex-7和Virtex-7FPGA系列Artix®-7 FPGAsPDF文档，...原创 2021-10-15 08:30:00 · 294 阅读 · 0 评论 -
【Vivado那些事儿】Vivado中运行时出现visual c++运行错误的解决办法
Vivado中运行时出现visual c++运行错误的解决办法Win10系统中运行Vivado一直好好的，某一天突然出现visual c++运行错误，如下图所示：修复也没什么作用，卸载重装...原创 2021-10-17 09:00:00 · 708 阅读 · 0 评论 -
【Vivado那些事儿】VIVADO中时序报告中WNS，WHS，TNS，THS含义
VIVADO中时序报告中WNS，WHS，TNS，THS含义运行“report_timing”或“report_timing_summary”命令后，会注意到 WNS、TNS、WHS 和 T...原创 2021-10-16 09:00:00 · 2829 阅读 · 1 评论 -
串行总线技术（一）-串行总线结构（以PCIe为例）
串行总线技术（一）-串行总线结构（以PCIe为例）串行总线的出现在早期的计算机系统中，多数外围设备使用并行总线结构。这些总线包括PCI和PATA(并行ATA)。当通信速率较低时，并行总线结...原创 2021-10-13 08:30:00 · 1200 阅读 · 0 评论 -
【Vivado那些事儿】约束的顺序
很对人在使用Vivado时喜欢使用多个约束文件对整个工程进行约束，同时Vivado允许设计者使用一个或多个约束文件。虽然使用一个约束文件对于一个完整的编译流程来说看似更方便，但是在一些情况...原创 2021-10-10 09:00:00 · 274 阅读 · 0 评论 -
ITU-R BT601/BT709 BT656/BT1120区别与联系
BT601是SDTV的数据结构 BT656是SDTV(1280x720P@60Hz)的interface PCLK+8bit DataBT709是HDTV的数据结构 BT 1120是HD...原创 2021-08-01 09:00:00 · 353 阅读 · 0 评论 -
【Vivado那些事】Vivado两种生成、固化烧录文件
图形界面方式一、生成固化文件1、先生成bit文件，再生成固化文件2、生成固化文件步骤A选择当前flash的大小，注意这里是MB，不是Mb。B选择要生成的固化文件的保存路径，设置名字。C选择...原创 2021-08-04 08:00:00 · 869 阅读 · 0 评论 -
【Verilog】阻塞和非阻塞赋值引申出的原则分析
参考来源：《Verilog数字系统设计（夏宇闻）》在介绍《【Verilog】深入理解阻塞和非阻塞赋值的不同》时得到下面几个原则：原则1：时序电路建模时，用非阻塞赋值。原则2：锁存器电路建模...原创 2021-08-07 09:00:00 · 292 阅读 · 0 评论 -
【例说】Verilog HDL 编译器指令，你见过几个？
Verilog HDL 编译器指令复杂一点的系统在进行设计或者验证时，都会用到一些编译器指令，那么什么是编译器指令？Verilog HDL编译器指令由重音符（'）开始。在Verilog 语...原创 2021-09-30 08:30:00 · 675 阅读 · 0 评论 -
Verilog在编写第一行代码之前
除非你知道自己要去的地方，否则你不可能到达那里！好的设计者一般都要对电路要实现的功能有清晰的认识，对数据流很清楚，知道数据如何从一个点移动到另-个点，这就是所谓的“勾划”(walk-thr...原创 2021-09-29 08:30:00 · 4209 阅读 · 0 评论 -
【FPGA】减少路径上的LUT个数使速度更快
对FPGA设计而言如果想速度更快则应当努力减少路径上LUT的个数，而不是逻辑级数。如果想面积更小则应当努力减少LUT的个数而不是逻辑门数。如下图：采用图a结构，我们知道一个LUT只有一个输...原创 2021-09-27 08:30:00 · 322 阅读 · 0 评论 -
RTL与LUT的关系理解
Quartus II EDA工具进行综合布局布线后，点击“Chip Planner”，Chip Planner打开后可以看到在版图模型中有一个块蓝色区域的颜色变深，说明有该区域的资源被占用...原创 2021-09-27 08:30:00 · 182 阅读 · 0 评论 -
Verilog inout端口使用详解
理解来源特权同学-https://www.eefocus.com/ilove314/blog/11-09/231507_10e01.htmlinout用法浅析有感于之前IIC...原创 2021-09-24 08:30:00 · 1541 阅读 · 1 评论 -
再说System Verilog 与 Verilog 的关系
System Verilog 与 Verilog 的关系标准当前的System Verilog标准是由IEEE(国际电子电气工程师协会）和Accellera(基于工业的标准协会）两个国际组...原创 2021-09-16 08:30:00 · 691 阅读 · 0 评论 -
数模混合信号建模语言Verilog-AMS
混合信号建模语言Verilog-AMS很多人做模拟电路的朋友，都希望有一款“模拟FPGA”，希望有一个“模拟的Verilog”，但现实是没有“模拟的Verilog”只有混合信号建模语言-V...原创 2021-09-17 08:30:00 · 813 阅读 · 0 评论 -
数字系统重要指标-吞吐率和时延
数字系统重要指标-吞吐率吞吐率被定义为数字电路单位时间内传输数据的量或单位时间完成的工作量。传输的数据越多或做的工作越多，则吞吐率越高。吞吐率有时候和性能、带宽可以互换使用。对于CPU来说...原创 2021-09-18 08:30:00 · 916 阅读 · 0 评论 -
【Vivado那些事儿】强制修改打开Vivado工程使用的Vivado版本
这篇文章解决两个问题：1、多版本安装Vivado，强制切换工程文件打开的默认版本；2、卸载安装Vivado导致工程文件没有和Vivado关联。解决方法：主要三个步骤：打开注册表，找到HKE...原创 2021-09-21 09:00:00 · 1713 阅读 · 0 评论 -
Verilog数字系统基础设计-数据转换器
绪论在一些应用中，两个电路模块交界处，一个电路模块的输出数据位宽大于另一个模块的输入数据位宽，此时需要进行数据转换。例如，在SATA控制器中，内部数据位宽为32比特，但是与外部物理收发器P...原创 2021-09-20 10:56:50 · 468 阅读 · 0 评论 -
Verilog-A/AMS系统设计与仿真
Verilog-A/AMS系统设计与仿真Verilog- ams是Verilog标准的模拟混合信号版本。在开放Verilog国际(OVI)下进行标准化。开发的第一阶段是Verilog-A，描述模拟电路所必需的一组连续时间构造。这是基于SPICE的语言。Verilog-A并不打算直接与Verilog-HDL一起工作。相反，它是一种具有类似语法和相关语义的语言，旨在为模拟系统建模，并与香料级电路仿真引擎兼容。Verilog-A在1996年被OVI标准化，Verilog-AMS 1.3在1998年发布。版本2原创 2021-09-16 22:02:15 · 347 阅读 · 0 评论