PLL(锁相环，时钟管理单元) IP核的使用(vivado平台)

1.什么是锁相环？

Phase-Locked Loop，即相位锁定的环路，简称锁相环。

2.作用：简单来说，就是用于产生我们所需要的时钟。

将输入的时钟进行：

倍频(比如输入时钟25M，我们要产生50M时钟)

分频(在不影响系统功能的前提下，较低的工作时钟，能够降低系统功耗)

相位偏移

占空比等都可以控制。

倍频只能通过PLL来实现

因为倍频只能通过模拟电路实现，所以PLL可以理解为FPGA内部嵌入的模拟模块。

PLL IP核，既然是IP核，即它的功能已经被人封装起来了，我们只需要调用、例化它即可。

3.功能：通过原始的50M，得到200M、200M、50M、25M时钟。

该IP核的设置很简单，可以参考这篇文档：

Vivado PLL IP核的使用_耐心的小黑的博客-CSDN博客

以下附上代码：

仿真结果图：