![](https://img-blog.csdnimg.cn/20201014180756916.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
仿真
文章平均质量分 70
punkchang88
从事IC验证的伪码农,对正统码农很敬仰
展开
-
SystemVerilog Schedule
Simulation Advancement仿真器不是按照真实时间推进而进行仿真的, 仿真器是基于event仿真推进,分成以下两个层次:time slotsevent仿真需要处理的最小单位是event, 每个event 都带有自己的timeslot信息,每个timeslots的具体实现就是一个event queue,这个queue里放着这个slots里所有需要处理的events。仿真是从timeslot 0开始的,首先执行timeslots 0 queue里的events,执行完成以后,执行下原创 2022-03-25 14:50:59 · 881 阅读 · 0 评论 -
Static and Automatic
Static Variable当class中声明了静态变量,我们从两个角度来说明:内存空间这个静态变量将会只有一份内存空间,即使这个class拥有多个instance,这个变量也只有一份,所有instance都共用这个变量。相反,动态变量是每个instance都有自己的一份变量,有各自的内存空间,有几个instance就有几个此变量,互相之间不会相互影响。静态变量可以通过class_type::variable去访问,即使class没有instance。需要注意的是,verilog中默认的变量是原创 2021-12-30 10:37:19 · 356 阅读 · 0 评论 -
Force and Deposit in simulation
Force and DepositItemDepositForceStrengthit will put a value to a signal, but it will hold until it is overwrittenit will put a value to a signal, and this value will remain as such throughout the simulaiton. It cannot be overwritten by simul原创 2021-12-14 13:34:26 · 760 阅读 · 0 评论