18.双线性插值缩放算法的matlab与FPGA实现（三）

已于 2024-06-10 12:07:54 修改
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分类专栏： FPGA与数字图像处理 文章标签： fpga开发 算法 matlab
于 2024-06-09 01:19:21 首次发布
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`timescale 1ns / 1ps
//本模块目前设置的参数最大支持4K输入与4K输出30帧 K7 250Mhz A7 200Mhz

/*
	模块的实现思想
*/
module scaler_inact #(、
	//原图像的大小
	parameter SRC_IW = 640 	,
	parameter SRC_IH = 480 	,
	//缩放后的大小
	parameter DST_IW = 1280 ,
	parameter DST_IH = 720 
)
(
	input				clk				, 	//输入时钟
	input				rst				, 	//复位
				
	input				pre_ready		, 	//DMA的后端FIFO准备好信号
	output				pre_req			, 	//数据请求信号
	input		[7:0]	pre_data		, 	//像素数据
	
	input				post_clk		,	//数据输出时钟
	output	reg			post_ready		, 	//数据输出准备好，用于后面模块的启动
	input				post_req		, 	//数据请求信号
	output		[7:0]	post_data		, 	//像素数据输出
	output				post_empty		 	//
);
//状态机   用于控制模块是处于读数据还是处理数据
reg		[2:0]	state				;
reg		[2:0]	state_r				;

reg				src_de				;
reg		[13:0]	src_hcnt			;
reg		[13:0]	src_vcnt			;
	
reg				dst_de				;
reg		[13:0]	dst_hcnt			;
reg		[13:0]	dst_vcnt			;

//计算期望的原图像行数标志
reg		[15:0]	expt_src_vcnt0		;		
reg		[31:0]	expt_src_vcnt1		;
reg		[25:0]	expt_src_vcnt2		;
reg		[13:0]	expt_src_vcnt3		;

//计算期望的原图像行数   两个计算期望的行数使能
reg				expt_src_vcnt_de	;
reg				expt_src_vcntp1_de	;
	
//计算期望的原图像行数的中间数据
reg				expt_src_vcnt_de0	;		
reg				expt_src_vcnt_de1	;
reg				expt_src_vcnt_de2	;
reg				expt_src_vcnt_de3	;

reg		[15:0]	src_xf0				;		
reg		[31:0]	src_xf1				;
reg		[25:0]	src_xf2				;
reg		[25:0]	src_xf3				;

reg		[15:0]	src_yf0				;		
reg		[31:0]	src_yf1				;
reg		[25:0]	src_yf2				;
reg		[25:0]	src_yf3				;

reg		[13:0]	src_x0				;
reg		[13:0]	src_x1              ;

reg		[13:0]	src_y0				;
reg		[13:0]	src_y1              ;

wire			full				;	
wire	[13:0]	rd_data_count		;	
wire	[13:0]	wr_data_count		;

//fix16_12
//计算缩放系数
localparam  [15:0]	sx  =  SRC_IW*4096/DST_IW	;
localparam  [15:0]	sy  =  SRC_IH*4096/DST_IH	;
localparam          buf_line  =  3;

always@(posedge clk)
	if(rst)
		begin
			dst_de 		<= 0;
			state  		<= 0;
		end
	else if(pre_ready==1'b1)
		case(state)
			0:	 
				if(wr_data_count<DST_IW*buf_line-13) //缩放数据存储未达标
					begin
						state 	 <= 2;	//开始判断是往RAM里面读数据还是进行缩放像素计算
					end		
				else
					begin
						state 	 <= state;
					end	
			1:  
				if(src_hcnt==SRC_IW-1) 	 	//一行数据读取完毕
					begin
						state 	<= 2; 		//继续判断是往RAM里面读数据还是进行缩放像素计算
					end
				else 
					begin
						state 	<= state;
					end		
			2:  
				if(src_vcnt>=expt_src_vcnt3&&expt_src_vcnt_de3==1'b1) 	//计算出当前行数符合缩放需要的行
					begin
						state 	<= 3; 			//跳转到缩放像素计算的状态
					end
				else if(src_vcnt<expt_src_vcnt3&&expt_src_vcnt_de3==1'b1) 	//计算出当前行数不符合缩放需要的行
					begin
						state 	<= 1; 		//跳转到行数读取状态
					end
				else 
					begin
						state 	<= state;
					end					
			3:  
				if(dst_hcnt==DST_IW-1)  	//一行缩放后的像素计算完毕
					begin
						dst_de  <= 0;
						state 	<= 0; 		//进入等待行缓存填满
					end
				else 
					begin
						dst_de  <= 1; 	 	//一行像素计算未完毕，继续计算
						state 	<= state;
					end	
			default:;
		endcase				
	else
		begin
			dst_de <= 0;
			state  <= 0;
		end

always@(posedge clk)
	if(rst)
		state_r <= 'd0;
	else
		state_r <= state;
/**********************************************原图像的读入****************************************************/
//当进入2状态的时候计算使能拉高
always@(posedge clk)
	if(rst)
		expt_src_vcnt_de <= 1'b0;
	else if(state_r!=2&&state==2)
		expt_src_vcnt_de <= 1'b1;
	else
		expt_src_vcnt_de <= 1'b0;	

//当进入3状态的时候，计算使能也拉高
always@(posedge clk)
	if(rst)
		expt_src_vcntp1_de <= 1'b0;
	else if(state_r!=3&&state==3)
		expt_src_vcntp1_de <= 1'b1;	
	else
		expt_src_vcntp1_de <= 1'b0;	

//状态1的时候拉高原图像的读使能  让数据进来   且在状态3的时候也让数据进来
always@(posedge clk)
	if(rst)
		src_de <= 1'b0;
	else if(src_hcnt==SRC_IW-1)
		src_de <= 1'b0;
	else if(state_r!=1&&state==1) 	//进入1状态的时候拉高读数据使能
		src_de <= 1'b1;
  	else if(src_vcnt<expt_src_vcnt3&&expt_src_vcnt_de3==1'b1&&state==3)	   //在3状态的时候计算出下一行不符合行数要求的时候也拉高
		src_de <= 1'b1;
	else
		src_de <= src_de;

//原图像的行列计数以及使能
always@(posedge clk)
	if(rst)		
		src_hcnt <= 'd0;
	else if(src_hcnt==SRC_IW-1)
		src_hcnt <= 'd0;
	else if(src_de==1'b1)
		src_hcnt <= src_hcnt + 1'b1;
	else
		src_hcnt <= src_hcnt;

always@(posedge clk)
	if(rst)		
		src_vcnt <= 'd0;
	else if(src_vcnt==SRC_IH&&dst_hcnt==DST_IW-1&&dst_vcnt==DST_IH-1)	
		src_vcnt <= 'd0;
	else if(src_hcnt==SRC_IW-1)
		src_vcnt <= src_vcnt + 1'b1;
	else
		src_vcnt <= src_vcnt;

assign pre_req = src_de;

/*********************************************原图像的存储*********************************************************/
reg		[13:0]	wr_addr_cnt			;		
reg		[1:0]	wr_addr_sel			;

//二维数组  [3:0]独热码区分四个不同的RAM
reg		[11:0]	pre_wr_addr	[3:0]	;

wire			wr_addr_de	[3:0]	;
reg		[11:0]	wr_addr		[3:0]	;

reg		[11:0]	rd_addr		[3:0]	;
reg		[11:0]	rd_addr_w	[3:0]	;

wire	[7:0]	douta   	[3:0]	;
wire	[7:0]	doutb   	[3:0]	;
//按照0-1-2-3-0这样的顺序依次循环存储
always@(posedge clk)
	if(rst)		
		wr_addr_sel <= 'd0;
	else if(wr_addr_cnt==SRC_IW-1&&wr_addr_sel==3)
		wr_addr_sel <= 'd0;
	else if(wr_addr_cnt==SRC_IW-1)
		wr_addr_sel <= wr_addr_sel + 1'b1;
	else
		wr_addr_sel <= wr_addr_sel;
		
always@(posedge clk)
	if(rst)		
		wr_addr_cnt <= 'd0;
	else if(wr_addr_cnt==SRC_IW-1)
		wr_addr_cnt <= 'd0;
	else if(pre_req==1'b1)
		wr_addr_cnt <= wr_addr_cnt + 1'b1;
	else
		wr_addr_cnt <= wr_addr_cnt;

genvar i;
generate
  for (i=0; i < 4; i=i+1)
  begin: wr_src_data
	
	assign wr_addr_de[i] = (pre_req==1'b1&&wr_addr_sel==i);
	//四个RAM的读数据的地址信号
	always@(posedge clk)
		if(rst)			
			pre_wr_addr[i] <= 'd0;
		else if(pre_wr_addr[i]==SRC_IW-1)
			pre_wr_addr[i] <= 'd0;
		else if(wr_addr_de[i]==1'b1)
			pre_wr_addr[i] <= pre_wr_addr[i] + 1'b1;
		else
			pre_wr_addr[i] <= pre_wr_addr[i];
	//这里读写端口分别对应x0 和x1
	always@(*)
		if(rst)			
			wr_addr[i] = 'd0;
		else if(wr_addr_de[i]==1'b1)
			wr_addr[i] = pre_wr_addr[i];
		else
			wr_addr[i] = rd_addr_w[i];			
		
		tdpram #(
			.AW (12),
			.DW (8 )  
		)
		u1_tdpram 
		(
		  .clka		(clk			),
		  .wea		(wr_addr_de[i]	),
		  .addra	(wr_addr[i]		),
		  .dina		(pre_data		),
		  .douta	(douta[i]		),
		  .clkb		(clk			),
		  .web		(1'b0			),
		  .addrb	(rd_addr[i]		),
		  .dinb		(8'd0			),
		  .doutb	(doutb[i]		) 
		);		
  end
endgenerate
		
always@(posedge clk)
	if(rst)		
		dst_hcnt <= 'd0;
	else if(dst_hcnt==DST_IW-1)
		dst_hcnt <= 'd0;
	else if(dst_de==1'b1)
		dst_hcnt <= dst_hcnt + 1'b1;
	else
		dst_hcnt <= dst_hcnt;

always@(posedge clk)
	if(rst)		
		dst_vcnt <= 'd0;
	else if(dst_hcnt==DST_IW-1&&dst_vcnt==DST_IH-1)
		dst_vcnt <= 'd0;
	else if(dst_hcnt==DST_IW-1)
		dst_vcnt <= dst_vcnt + 1'b1;
	else
		dst_vcnt <= dst_vcnt;
/*****************************************************根据读的目标图像的行列计数来计算出原图像应该的行列计数*************************************************************/
always@(posedge clk)
	if(rst)		
		begin
			expt_src_vcnt_de0 <= 1'b0;
			expt_src_vcnt_de1 <= 1'b0;
			expt_src_vcnt_de2 <= 1'b0;
			expt_src_vcnt_de3 <= 1'b0;
		end
	else
		begin
			expt_src_vcnt_de0 <= expt_src_vcnt_de||expt_src_vcntp1_de;
			expt_src_vcnt_de1 <= expt_src_vcnt_de0;
			expt_src_vcnt_de2 <= expt_src_vcnt_de1;
			expt_src_vcnt_de3 <= expt_src_vcnt_de2;
		end		
//**************************计算src_yf = ((i-1)+0.5) * sy - 0.5;%的过程*******************/
//fix16_2 + fix0_2 = fix16_2
always@(posedge clk)
	if(rst)	
		expt_src_vcnt0 <= 'd0;
	else if(expt_src_vcnt_de==1'b1)
		expt_src_vcnt0 <= {dst_vcnt,2'd0} + 2;//0.5*4;	
	else if(expt_src_vcntp1_de==1'b1&&dst_vcnt<DST_IH-1)
		expt_src_vcnt0 <= {dst_vcnt+1,2'd0} + 2;	
	else
		expt_src_vcnt0 <= 'd0;
//fix16_2 * fix16_12 = fix32_14
always@(posedge clk)
	if(rst)	
		expt_src_vcnt1 <= 'd0;
	else
		expt_src_vcnt1 <= expt_src_vcnt0*sy;
//fix26_12 - fix12_12 = fix26_12		
always@(posedge clk)
	if(rst)	
		expt_src_vcnt2 <= 'd0;
	else
		expt_src_vcnt2 <= expt_src_vcnt1[27:2] - 2048;
//fix26_12	-> 取整 + 2 = fix14_0 + 2	
always@(posedge clk)
	if(rst)	
		expt_src_vcnt3 <= 'd0;
	else if(expt_src_vcnt2[25]==1'b1)
		expt_src_vcnt3 <= 'd2; 			//这里取2是因为这个值代表了原图像的像素读到第几行为止，根据状态机可知当这个数等于2时会读取0和1行
	else if(expt_src_vcnt2[25:12]>SRC_IH-2)
		expt_src_vcnt3 <= SRC_IH;
	else
		expt_src_vcnt3 <= expt_src_vcnt2[25:12] + 2;
/*****************************************************根据目标图像的行列计数来计算插值所需的四个点坐标x0  x1   y0   y1*************************************************************/
reg		dst_de0	 	;
reg		dst_de1  	;
reg		dst_de2  	;

reg		src_xy_de   ;

always@(posedge clk)
	if(rst)	
		begin	
			dst_de0 <= 1'b0;
			dst_de1 <= 1'b0;
			dst_de2 <= 1'b0;
		end
	else
		begin	
			dst_de0 <= dst_de;
			dst_de1 <= dst_de0;
			dst_de2 <= dst_de1;
		end		

always@(posedge clk)
	if(rst)	
		src_xy_de <= 1'b0;
	else
		src_xy_de <= dst_de2;
	
//**************************计算src_xf的过程*******************/
/*
	src_xf = ((j-1)+0.5) * sx - 0.5;%浮点数
	if(src_xf<0)
		src_x0 = 0;
	else
		src_x0 = floor(src_xf);
	end

	src_x1 = src_x0 + 1;
*/

//fix16_2 + fix2_2  = fix16_2
always@(posedge clk)
	if(rst)	
		src_xf0 <= 'd0;
	else if(dst_de==1'b1)
		src_xf0 <= {dst_hcnt,2'd0} + 2;
	else
		src_xf0 <= 'd0;
//fix16_2 * fix16_12  = fix32_14		
always@(posedge clk)
	if(rst)	
		src_xf1 <= 'd0;
	else
		src_xf1 <= src_xf0*sx;
//fix26_12 - fix12_12  = fix26_12 可能为负数
always@(posedge clk)
	if(rst)	
		src_xf2 <= 'd0;
	else
		src_xf2 <= src_xf1[27:2] - 2048;
//这里的打拍用于计算权重	
always@(posedge clk)
	if(rst)	
		src_xf3 <= 'd0;
	else
		src_xf3 <= src_xf2;		

always@(posedge clk)
	if(rst)	
		src_x0 <= 'd0;
	else if(src_xf2[25]==1'b1)
		src_x0 <= 'd0;		
	else
		src_x0 <= src_xf2[25:12];
		
always@(posedge clk)
	if(rst)	
		src_x1 <= 'd0;
	else if(src_xf2[25]==1'b1)
		src_x1 <= 'd1;
	else
		src_x1 <= src_xf2[25:12] + 1'b1;
	
//**************************计算src_yf的过程*******************/
/*
    src_yf = ((i-1)+0.5) * sy - 0.5;%浮点数
        if(src_yf<0)
            src_y0 = 0;
        else 
            src_y0 = floor(src_yf);
        end

        src_y1 = src_y0 + 1;
*/

//fix16_2 + fix2_2  = fix16_2
always@(posedge clk)
	if(rst)	
		src_yf0 <= 'd0;
	else if(dst_de==1'b1)
		src_yf0 <= {dst_vcnt,2'd0} + 2;
	else
		src_yf0 <= 'd0;
//fix16_2 * fix16_12  = fix32_14		
always@(posedge clk)
	if(rst)	
		src_yf1 <= 'd0;
	else
		src_yf1 <= src_yf0*sy;
//fix26_12 - fix12_12  = fix26_12 可能为负数
always@(posedge clk)
	if(rst)	
		src_yf2 <= 'd0;
	else
		src_yf2 <= src_yf1[27:2] - 2048;

always@(posedge clk)
	if(rst)	
		src_yf3 <= 'd0;
	else
		src_yf3 <= src_yf2;

always@(posedge clk)
	if(rst)	
		src_y0 <= 'd0;
	else if(src_yf2[25]==1'b1)
		src_y0 <= 'd0;
	else
		src_y0 <= src_yf2[25:12];		

always@(posedge clk)
	if(rst)	
		src_y1 <= 'd0;
	else if(src_yf2[25]==1'b1)
		src_y1 <= 'd1;
	else
		src_y1 <= src_yf2[25:12] + 1'b1;
/*****************************************************开始插值计算*************************************************************/		
/*
	%根据四个点坐标以及待求点坐标计算出四个权重
	w11 = (src_x1 - src_xf) * (src_y1 - src_yf);   
	w21 = (src_xf - src_x0) * (src_y1 - src_yf);
	w12 = (src_x1 - src_xf) * (src_yf - src_y0);
	w22 = (src_xf - src_x0) * (src_yf - src_y0);
	%下面的+1是为了对应索引  与上面的+1求相邻坐标不一样
	if(src_y0 >= row - 1 && src_x0 >= col - 1)
		line_data(i,j) =    src_data(src_y0 + 1,src_x0 + 1) * w11;
	elseif(src_y0 >= row - 1)
		line_data(i,j) =    src_data(src_y0 + 1,src_x0 + 1) * w11 + ...
							src_data(src_y0 + 1,src_x1 + 1) * w12;
	elseif(src_x0 >= col - 1)
		line_data(i,j) =    src_data(src_y0 + 1,src_x0 + 1) * w11 + ...
							src_data(src_y1 + 1,src_x0 + 1) * w21;
	else
		line_data(i,j) =    src_data(src_y0 + 1,src_x0 + 1) * w11 + ...
							src_data(src_y1 + 1,src_x0 + 1) * w21 + ...
							src_data(src_y0 + 1,src_x1 + 1) * w12 + ...
							src_data(src_y1 + 1,src_x1 + 1) * w22;
	end 
*/
reg	[2:0]	region_type		;   //当前的像素属于什么区域，不同的像素区域对应不同的插值计算方式（权重不同）
reg	[2:0]	region_type_r	;
reg	[2:0]	region_type_r1	;
reg	[2:0]	region_type_r2	;
reg	[2:0]	region_type_r3	;
reg	[2:0]	region_type_r4	;

always@(posedge clk)
	if(rst)	
		region_type <= 0;
	else if(src_x0>=SRC_IW-1&&src_y0>=SRC_IH-1&&src_xy_de==1'b1)    //最后一个像素点
		region_type <= 1;
	else if(src_y0>=SRC_IH-1&&src_xy_de==1'b1)       //最下面一行像素
		region_type <= 2;
	else if(src_x0>=SRC_IW-1&&src_xy_de==1'b1)	  	//最右边一行像素
		region_type <= 3;
	else
		region_type <= 4; 				//其余的像素

always@(posedge clk)
	if(rst)	
		begin
			region_type_r	<=  'd0;
			region_type_r1  <=  'd0;
			region_type_r2  <=  'd0;
			region_type_r3  <=  'd0;
			region_type_r4  <=  'd0;			
		end
	else
		begin
			region_type_r	<=  region_type		;
			region_type_r1  <=  region_type_r	;
			region_type_r2  <=  region_type_r1	;
			region_type_r3  <=  region_type_r2	;
			region_type_r4  <=  region_type_r3	;
		end		

//得到4个地址
wire	[1:0]	src_mod		;//四行RAM的片选
reg		[1:0]	src_mod_r	;
reg		[1:0]	src_mod_r1	;
reg		[1:0]	src_mod_r2	;

reg		[7:0]	data00		;	
reg		[7:0]	data01		;	
reg		[7:0]	data10		;	
reg		[7:0]	data11		;

reg		[7:0]	data00_r	;	
reg		[7:0]	data01_r	;	
reg		[7:0]	data10_r	;	
reg		[7:0]	data11_r	;

assign src_mod = src_y0%4;

always@(posedge clk)
	if(rst)	
		begin
			src_mod_r	<=	'd0;
		    src_mod_r1	<=	'd0;
			src_mod_r2	<=	'd0;
		end
	else
		begin
			src_mod_r	<=	src_mod		;
		    src_mod_r1	<=	src_mod_r	;
			src_mod_r2	<=	src_mod_r1	;
		end		   

reg	[7:0]	multi_data_de;	
//src_x0  src_x1  src_y0  src_y1四个数据计算完毕信号
always@(posedge clk)
	if(rst)	
		multi_data_de <= 'd0;
	else
		multi_data_de <= {multi_data_de[6:0],src_xy_de};

wire	rd_addr_de	;

assign rd_addr_de = multi_data_de[0]; 

//不同的片选从不同的RAM地址拿数据
always@(posedge clk)
	case(src_mod)
		0:
			begin
				rd_addr_w[0] <= src_x0;
				rd_addr[0]   <= src_x1;
				rd_addr_w[1] <= src_x0;
				rd_addr[1]   <= src_x1;
			end	
		1:
			begin
				rd_addr_w[1] <= src_x0;
				rd_addr[1]   <= src_x1;				
				rd_addr_w[2] <= src_x0;
				rd_addr[2]   <= src_x1;
			end			
		2:
			begin
				rd_addr_w[2] <= src_x0;
				rd_addr[2]   <= src_x1;
				rd_addr_w[3] <= src_x0;
				rd_addr[3]   <= src_x1;
			end			
		3:
			begin
				rd_addr_w[3] <= src_x0;
				rd_addr[3]   <= src_x1;
				rd_addr_w[0] <= src_x0;
				rd_addr[0]   <= src_x1;
			end
		default:;
	endcase		

wire	data_de	;

assign data_de = multi_data_de[2]; 
/****************************************************************************x0 x1 y0 y1四个数赋值**********************************************************/
always@(posedge clk)
	case(src_mod_r1)
		0:
			begin
				data00 <= douta[0];
				data01 <= doutb[0];
				data10 <= douta[1];	
				data11 <= doutb[1];
			end	
		1:
			begin
				data00 <= douta[1];
				data01 <= doutb[1];
				data10 <= douta[2];	
				data11 <= doutb[2];
			end			
		2:
			begin
				data00 <= douta[2];
				data01 <= doutb[2];
				data10 <= douta[3];	
				data11 <= doutb[3];
			end			
		3:
			begin
				data00 <= douta[3];
				data01 <= doutb[3];
				data10 <= douta[0];	
				data11 <= doutb[0];
			end
		default:;
	endcase		

wire	data_de_r	;

assign data_de_r = multi_data_de[3]; 

always@(posedge clk)
	if(rst)
		begin
			data00_r <= 'd0;
			data01_r <= 'd0;
			data10_r <= 'd0;
			data11_r <= 'd0;
		end
	else
		begin
			data00_r <= data00;
			data01_r <= data01;
			data10_r <= data10;
			data11_r <= data11;
		end		
			
//fix26_12
reg		[25:0]		v		;
reg		[13:0]		v_r		;
reg		[13:0]		v_r1	;

reg		[13:0]		rv		;

reg		[25:0]		u		;
reg		[13:0]		u_r		;
reg		[13:0]		u_r1	;

reg		[13:0]		ru		;

reg		[27:0]      ru_rv	;
reg		[27:0]      ru_v	;
reg		[27:0]      u_rv	;
reg		[27:0]      u_v		;

wire	u_v_de	;

assign u_v_de = multi_data_de[2]; 

reg	[13:0]	u_v_hcnt	;
reg	[13:0]	u_v_vcnt	;

always@(posedge clk)
	if(rst)		
		u_v_hcnt <= 'd0;
	else if(u_v_hcnt==DST_IW-1)
		u_v_hcnt <= 'd0;
	else if(u_v_de==1'b1)
		u_v_hcnt <= u_v_hcnt + 1'b1;
	else
		u_v_hcnt <= u_v_hcnt;

always@(posedge clk)
	if(rst)		
		u_v_vcnt <= 'd0;
	else if(u_v_hcnt==DST_IW-1&&u_v_vcnt==DST_IH-1)
		u_v_vcnt <= 'd0;
	else if(u_v_hcnt==DST_IW-1)
		u_v_vcnt <= u_v_vcnt + 1'b1;
	else
		u_v_vcnt <= u_v_vcnt;

/************************************************************************开始计算w11 w12  w21   w22*********************************************************/
/*
	w11 = (src_x1 - src_xf) * (src_y1 - src_yf);   
	w21 = (src_xf - src_x0) * (src_y1 - src_yf);
	w12 = (src_x1 - src_xf) * (src_yf - src_y0);
	w22 = (src_xf - src_x0) * (src_yf - src_y0);
*/
//fix26_12 - fix26_12 = fix26_12
always@(posedge clk)
	if(rst)	
		v <= 'd0;
	else
		v <= $signed(src_xf3) - $signed({src_x0,12'd0});	
//fix14_12 - fix14_12 = fix14_12
always@(posedge clk)
	if(rst)	
		rv <= 'd0;
	else
		rv <= $signed({1'b0,1'b1,12'd0}) - $signed(v_r);
//fix26_12 - fix26_12 = fix26_12
always@(posedge clk)
	if(rst)	
		u <= 'd0;
	else
		u <= $signed(src_yf3) - $signed({src_y0,12'd0});	
//fix14_12 - fix14_12 = fix14_12		
always@(posedge clk)
	if(rst)	
		ru <= 'd0;
	else
		ru <= $signed({1'b0,1'b1,12'd0}) - $signed(u_r);
//fix1_12		
always@(posedge clk)
	if(rst)	
		begin
			v_r  <= 'd0;
			v_r1 <= 'd0;
		end
	else
		begin
			v_r  <= v[13:0]; 
			v_r1 <= v_r;
		end		
	
always@(posedge clk)
	if(rst)	
		begin
			u_r  <= 'd0;
			u_r1 <= 'd0;
		end
	else
		begin
			u_r  <= u[13:0];
			u_r1 <= u_r;
		end	
		
wire	uv_de	;

assign uv_de = multi_data_de[3]; 	
		
//fix14_12 * fix14_12 = fix28_24
always@(posedge clk)
	if(rst)	
		begin
			ru_rv	<= 'd0;
		    ru_v	<= 'd0;
		    u_rv	<= 'd0;
		    u_v		<= 'd0;
		end
	else
		begin
			ru_rv	<=  $signed(ru	)*$signed(rv  );
		    ru_v	<=	$signed(ru	)*$signed(v_r1);
		    u_rv	<=	$signed(u_r1)*$signed(rv  );
		    u_v		<=	$signed(u_r1)*$signed(v_r1);
		end			

reg	[22:0]	line_data11		 = 0;
								
reg	[22:0]	line_data21		 = 0;
reg	[22:0]	line_data22		 = 0;
							
reg	[22:0]	line_data31		 = 0;
reg	[22:0]	line_data32		 = 0;
							
reg	[22:0]	line_data41		 = 0;
reg	[22:0]	line_data42		 = 0;
reg	[22:0]	line_data43		 = 0;
reg	[22:0]	line_data44		 = 0;
							
reg	[23:0]	line_data11_11	 = 0;
								
reg	[23:0]	line_data21_22	 = 0;
							
reg	[23:0]	line_data31_32	 = 0;
							
reg	[23:0]	line_data41_42	 = 0;
reg	[23:0]	line_data43_44	 = 0;
								
reg	[24:0]	line_data		 = 0;

wire	line_de	;

assign line_de = multi_data_de[4]; 
/*****************************************************根据权重计算出四个点的加权值*******************************************************/	
//fix14_12 * fix9_0 = fix23_12 
always@(posedge clk)
	case(region_type_r2)
		1:
			begin
				line_data11 <= $signed(ru_rv[25:12])*$signed({1'b0,data00_r});
			end	
		2:
			begin
				line_data21 <= $signed(ru_rv[25:12])*$signed({1'b0,data00_r});
				line_data22 <= $signed(ru_v[25:12])*$signed({1'b0,data01_r});
			end			
		3:
			begin
				line_data31 <= $signed(ru_rv[25:12])*$signed({1'b0,data00_r});
				line_data32 <= $signed(u_rv[25:12])*$signed({1'b0,data10_r});				
			end			
		4:
			begin
				line_data41 <= $signed(ru_rv[25:12])*$signed({1'b0,data00_r});
				line_data42 <= $signed(ru_v[25:12])*$signed({1'b0,data01_r});
				line_data43 <= $signed(u_rv[25:12])*$signed({1'b0,data10_r});
				line_data44 <= $signed(u_v[25:12])*$signed({1'b0,data11_r});
			end
		default:;
	endcase	

wire	line2_de	;
/**************************************************************根据加权值计算放缩后的值***********************************************************/
assign line2_de = multi_data_de[5]; 
//fix23_12 + fix23_12 = fix24_12 
always@(posedge clk)
	case(region_type_r3)
		1:
			begin
				line_data11_11 <= $signed(line_data11);
			end	
		2:
			begin
				line_data21_22 <= $signed(line_data21) + $signed(line_data22);
			end			
		3:
			begin
				line_data31_32 <= $signed(line_data31) + $signed(line_data32);
			end			
		4:
			begin
				line_data41_42 <= $signed(line_data41) + $signed(line_data42);
				line_data43_44 <= $signed(line_data43) + $signed(line_data44);
			end
		default:;
	endcase	

wire	line4_de	;

assign line4_de = multi_data_de[6]; 
//fix24_12 + fix24_12 = fix25_12 
always@(posedge clk)
	case(region_type_r4)
		1:
			begin
				line_data <= $signed(line_data11_11);
			end	
		2:
			begin
				line_data <= $signed(line_data21_22);
			end			
		3:
			begin
				line_data <= $signed(line_data31_32);
			end			
		4:
			begin
				line_data <= $signed(line_data41_42) + $signed(line_data43_44);
			end
		default:;
	endcase	
/***************************************************************放缩后的行列计数**************************************************/
wire		cast_de		;	
reg	[7:0]   cast_data	;

reg	[13:0]	cast_hcnt	;
reg	[13:0]	cast_vcnt	;

assign cast_de = multi_data_de[7]; 	
//fix25_12
always@(posedge clk)
	if(rst)
		cast_data <= 'd0;
	else if(line_data[24]==1'b1)
		cast_data <= 0;	
	else if(line_data[22:12]>=255)
		cast_data <= 255;
	else
		cast_data <= line_data[11] ? line_data[19:12] + 1'b1 : line_data[19:12];

always@(posedge clk)
	if(rst)		
		cast_hcnt <= 'd0;
	else if(cast_hcnt==DST_IW-1)
		cast_hcnt <= 'd0;
	else if(cast_de==1'b1)
		cast_hcnt <= cast_hcnt + 1'b1;
	else
		cast_hcnt <= cast_hcnt;

always@(posedge clk)
	if(rst)		
		cast_vcnt <= 'd0;
	else if(cast_hcnt==DST_IW-1&&cast_vcnt==DST_IH-1)
		cast_vcnt <= 'd0;
	else if(cast_hcnt==DST_IW-1)
		cast_vcnt <= cast_vcnt + 1'b1;
	else
		cast_vcnt <= cast_vcnt;
	
xpm_asfifo #(
	.FIFO_MEMORY_TYPE  		("block"), //block distributed
	.WRITE_DATA_WIDTH  		(8		),
	.FIFO_WRITE_DEPTH  		(16384	),
	.WR_DATA_COUNT_WIDTH    (15  	),
	.READ_MODE         		("fwft"	),//"std" "fwft" 
	.READ_DATA_WIDTH   		(8   	),
	.RD_DATA_COUNT_WIDTH    (15     ),
	.FIFO_READ_LATENCY 		(0		) 	 	
)
u1_xpm_asfifo
(
	.rst         		(1'b0			),
	.wr_clk				(clk			),            
	.rd_clk				(post_clk  		),           
	.din				(cast_data		),	           
	.wr_en				(cast_de		),           
	.rd_en				(post_req		),            
	.dout				(post_data		),              
	.full				(full			),                   
	.empty				(post_empty		),                 
	.rd_data_count		(rd_data_count	), 
	.wr_data_count		(wr_data_count	)
);

always@(posedge post_clk)
	if(rst)
		post_ready <= 1'b0;
	else if(rd_data_count>=DST_IW*buf_line)
		post_ready <= 1'b1;
	else
		post_ready <= post_ready;








endmodule


`timescale 1ns / 1ps
module scaler_act #(
	parameter SRC_IW = 640 	,
	parameter SRC_IH = 480 	,
	parameter DST_IW = 320  ,
	parameter DST_IH = 240  
)
(
	input				clk				,
	input				rst				,
				
	input				pre_vs			,
	input				pre_de			,
	input		[7:0]	pre_data		,
	
	output	reg			cast_vs			,
	output				cast_de			,
	output	reg	[7:0]	cast_data			
);

reg		[2:0]	state				;
reg		[2:0]	state_r				;

reg		[13:0]	src_hcnt			;
reg		[13:0]	src_vcnt			;
	
reg				dst_de				;
reg		[13:0]	dst_hcnt			;
reg		[13:0]	dst_vcnt			;
	
reg		[15:0]	expt_src_vcnt0		;		
reg		[31:0]	expt_src_vcnt1		;
reg		[25:0]	expt_src_vcnt2		;
reg		[13:0]	expt_src_vcnt3		;

reg				expt_src_vcnt_de	;
reg				expt_src_vcntp1_de	;
	
reg				expt_src_vcnt_de0	;		
reg				expt_src_vcnt_de1	;
reg				expt_src_vcnt_de2	;
reg				expt_src_vcnt_de3	;

reg		[15:0]	src_xf0				;		
reg		[31:0]	src_xf1				;
reg		[25:0]	src_xf2				;
reg		[25:0]	src_xf3				;

reg		[15:0]	src_yf0				;		
reg		[31:0]	src_yf1				;
reg		[25:0]	src_yf2				;
reg		[25:0]	src_yf3				;

reg		[13:0]	src_x0				;
reg		[13:0]	src_x1              ;

reg		[13:0]	src_y0				;
reg		[13:0]	src_y1              ;

//fix16_12
localparam  [15:0]	sx_recip  =  SRC_IW*4096/DST_IW	;
localparam  [15:0]	sy_recip  =  SRC_IH*4096/DST_IH	;

always@(posedge clk)
	if(rst)
		begin
			dst_de 		<= 0;
			state  		<= 0;
		end
	else
		case(state)
			0:	
				begin
					state 	<= 1;
				end		
			1:  
				begin
					state 	<= 2;
				end		
			2:  
				if(src_vcnt>=expt_src_vcnt3&&expt_src_vcnt_de3==1'b1)
					begin
						state 	<= 3;
					end
				else if(src_vcnt<expt_src_vcnt3&&expt_src_vcnt_de3==1'b1)
					begin
						state 	<= 1;
					end					
				else 
					begin
						state 	<= state;
					end					
			3:  
				if(dst_hcnt==DST_IW-1)
					begin
						dst_de  <= 0;
						state 	<= 1;
					end
				else 
					begin
						dst_de  <= 1;
						state 	<= state;
					end	
			default:;
		endcase				

always@(posedge clk)
	if(rst)
		state_r <= 'd0;
	else
		state_r <= state;
		
always@(posedge clk)
	if(rst)
		expt_src_vcnt_de <= 1'b0;
	else if(state_r!=2&&state==2)
		expt_src_vcnt_de <= 1'b1;
	else
		expt_src_vcnt_de <= 1'b0;	

always@(posedge clk)
	if(rst)
		expt_src_vcntp1_de <= 1'b0;
	else if(state_r!=3&&state==3)
		expt_src_vcntp1_de <= 1'b1;	
	else
		expt_src_vcntp1_de <= 1'b0;	
		
always@(posedge clk)
	if(rst)		
		src_hcnt <= 'd0;
	else if(src_hcnt==SRC_IW-1)
		src_hcnt <= 'd0;
	else if(pre_de==1'b1)
		src_hcnt <= src_hcnt + 1'b1;
	else
		src_hcnt <= src_hcnt;

always@(posedge clk)
	if(rst)		
		src_vcnt <= 'd0;
	else if(src_vcnt==SRC_IH&&dst_hcnt==DST_IW-1&&dst_vcnt==DST_IH-1)	
		src_vcnt <= 'd0;
	else if(src_hcnt==SRC_IW-1)
		src_vcnt <= src_vcnt + 1'b1;
	else
		src_vcnt <= src_vcnt;

reg		[13:0]	wr_addr_cnt			;		
reg		[1:0]	wr_addr_sel			;

reg		[11:0]	pre_wr_addr	[3:0]	;

wire			wr_addr_de	[3:0]	;
reg		[11:0]	wr_addr		[3:0]	;

reg		[11:0]	rd_addr		[3:0]	;
reg		[11:0]	rd_addr_w	[3:0]	;

wire	[7:0]	douta   	[3:0]	;
wire	[7:0]	doutb   	[3:0]	;

always@(posedge clk)
	if(rst)		
		wr_addr_sel <= 'd0;
	else if(wr_addr_cnt==SRC_IW-1&&wr_addr_sel==3)
		wr_addr_sel <= 'd0;
	else if(wr_addr_cnt==SRC_IW-1)
		wr_addr_sel <= wr_addr_sel + 1'b1;
	else
		wr_addr_sel <= wr_addr_sel;
		
always@(posedge clk)
	if(rst)		
		wr_addr_cnt <= 'd0;
	else if(wr_addr_cnt==SRC_IW-1)
		wr_addr_cnt <= 'd0;
	else if(pre_de==1'b1)
		wr_addr_cnt <= wr_addr_cnt + 1'b1;
	else
		wr_addr_cnt <= wr_addr_cnt;

genvar i;
generate
  for (i=0; i < 4; i=i+1)
  begin: wr_src_data
	
	assign wr_addr_de[i] = (pre_de==1'b1&&wr_addr_sel==i);
	
	always@(posedge clk)
		if(rst)			
			pre_wr_addr[i] <= 'd0;
		else if(pre_wr_addr[i]==SRC_IW-1)
			pre_wr_addr[i] <= 'd0;
		else if(wr_addr_de[i]==1'b1)
			pre_wr_addr[i] <= pre_wr_addr[i] + 1'b1;
		else
			pre_wr_addr[i] <= pre_wr_addr[i];
		
	always@(*)
		if(rst)			
			wr_addr[i] = 'd0;
		else if(wr_addr_de[i]==1'b1)
			wr_addr[i] = pre_wr_addr[i];
		else
			wr_addr[i] = rd_addr_w[i];			
		
		tdpram #(
			.AW (12),
			.DW (8 )  
		)
		u1_tdpram 
		(
		  .clka		(clk			),
		  .wea		(wr_addr_de[i]	),
		  .addra	(wr_addr[i]		),
		  .dina		(pre_data		),
		  .douta	(douta[i]		),
		  .clkb		(clk			),
		  .web		(1'b0			),
		  .addrb	(rd_addr[i]		),
		  .dinb		(8'd0			),
		  .doutb	(doutb[i]		) 
		);		
  end
endgenerate
		
always@(posedge clk)
	if(rst)		
		dst_hcnt <= 'd0;
	else if(dst_hcnt==DST_IW-1)
		dst_hcnt <= 'd0;
	else if(dst_de==1'b1)
		dst_hcnt <= dst_hcnt + 1'b1;
	else
		dst_hcnt <= dst_hcnt;

always@(posedge clk)
	if(rst)		
		dst_vcnt <= 'd0;
	else if(dst_hcnt==DST_IW-1&&dst_vcnt==DST_IH-1)
		dst_vcnt <= 'd0;
	else if(dst_hcnt==DST_IW-1)
		dst_vcnt <= dst_vcnt + 1'b1;
	else
		dst_vcnt <= dst_vcnt;

always@(posedge clk)
	if(rst)		
		begin
			expt_src_vcnt_de0 <= 1'b0;
			expt_src_vcnt_de1 <= 1'b0;
			expt_src_vcnt_de2 <= 1'b0;
			expt_src_vcnt_de3 <= 1'b0;
		end
	else
		begin
			expt_src_vcnt_de0 <= expt_src_vcnt_de||expt_src_vcntp1_de;
			expt_src_vcnt_de1 <= expt_src_vcnt_de0;
			expt_src_vcnt_de2 <= expt_src_vcnt_de1;
			expt_src_vcnt_de3 <= expt_src_vcnt_de2;
		end		
		
//fix16_2 + fix0_2 = fix16_2
always@(posedge clk)
	if(rst)	
		expt_src_vcnt0 <= 'd0;
	else if(expt_src_vcnt_de==1'b1)
		expt_src_vcnt0 <= {dst_vcnt,2'd0} + 2;	
	else if(expt_src_vcntp1_de==1'b1&&dst_vcnt<DST_IH-1)
		expt_src_vcnt0 <= {dst_vcnt+1,2'd0} + 2;	
	else
		expt_src_vcnt0 <= 'd0;
//fix16_2 * fix16_12 = fix32_14
always@(posedge clk)
	if(rst)	
		expt_src_vcnt1 <= 'd0;
	else
		expt_src_vcnt1 <= expt_src_vcnt0*sy_recip;
//fix26_12 - fix12_12 = fix26_12		
always@(posedge clk)
	if(rst)	
		expt_src_vcnt2 <= 'd0;
	else
		expt_src_vcnt2 <= expt_src_vcnt1[27:2] - 2048;
//fix26_12	-> 取整 + 2 = fix14_0 + 2	
always@(posedge clk)
	if(rst)	
		expt_src_vcnt3 <= 'd0;
	else if(expt_src_vcnt2[25]==1'b1)
		expt_src_vcnt3 <= 'd2;
	else if(expt_src_vcnt2[25:12]>SRC_IH-2)
		expt_src_vcnt3 <= SRC_IH;
	else
		expt_src_vcnt3 <= expt_src_vcnt2[25:12] + 2;
		
reg		dst_de0	 	;
reg		dst_de1  	;
reg		dst_de2  	;

reg		src_xy_de   ;

always@(posedge clk)
	if(rst)	
		begin	
			dst_de0 <= 1'b0;
			dst_de1 <= 1'b0;
			dst_de2 <= 1'b0;
		end
	else
		begin	
			dst_de0 <= dst_de;
			dst_de1 <= dst_de0;
			dst_de2 <= dst_de1;
		end		

always@(posedge clk)
	if(rst)	
		src_xy_de <= 1'b0;
	else
		src_xy_de <= dst_de2;
	
//src_xf
always@(posedge clk)
	if(rst)	
		src_xf0 <= 'd0;
	else if(dst_de==1'b1)
		src_xf0 <= {dst_hcnt,2'd0} + 2;
	else
		src_xf0 <= 'd0;
		
always@(posedge clk)
	if(rst)	
		src_xf1 <= 'd0;
	else
		src_xf1 <= src_xf0*sx_recip;

always@(posedge clk)
	if(rst)	
		src_xf2 <= 'd0;
	else
		src_xf2 <= src_xf1[27:2] - 2048;
		
always@(posedge clk)
	if(rst)	
		src_xf3 <= 'd0;
	else
		src_xf3 <= src_xf2;		

always@(posedge clk)
	if(rst)	
		src_x0 <= 'd0;
	else if(src_xf2[25]==1'b1)
		src_x0 <= 'd0;		
	else
		src_x0 <= src_xf2[25:12];
		
always@(posedge clk)
	if(rst)	
		src_x1 <= 'd0;
	else if(src_xf2[25]==1'b1)
		src_x1 <= 'd1;
	else
		src_x1 <= src_xf2[25:12] + 1'b1;
	
//src_yf
always@(posedge clk)
	if(rst)	
		src_yf0 <= 'd0;
	else if(dst_de==1'b1)
		src_yf0 <= {dst_vcnt,2'd0} + 2;
	else
		src_yf0 <= 'd0;
		
always@(posedge clk)
	if(rst)	
		src_yf1 <= 'd0;
	else
		src_yf1 <= src_yf0*sy_recip;

always@(posedge clk)
	if(rst)	
		src_yf2 <= 'd0;
	else
		src_yf2 <= src_yf1[27:2] - 2048;

always@(posedge clk)
	if(rst)	
		src_yf3 <= 'd0;
	else
		src_yf3 <= src_yf2;

always@(posedge clk)
	if(rst)	
		src_y0 <= 'd0;
	else if(src_yf2[25]==1'b1)
		src_y0 <= 'd0;
	else
		src_y0 <= src_yf2[25:12];		

always@(posedge clk)
	if(rst)	
		src_y1 <= 'd0;
	else if(src_yf2[25]==1'b1)
		src_y1 <= 'd1;
	else
		src_y1 <= src_yf2[25:12] + 1'b1;
		
reg	[2:0]	region_type		;
reg	[2:0]	region_type_r	;
reg	[2:0]	region_type_r1	;
reg	[2:0]	region_type_r2	;
reg	[2:0]	region_type_r3	;
reg	[2:0]	region_type_r4	;

always@(posedge clk)
	if(rst)	
		region_type <= 0;
	else if(src_x0>=SRC_IW-1&&src_y0>=SRC_IH-1&&src_xy_de==1'b1)
		region_type <= 1;
	else if(src_y0>=SRC_IH-1&&src_xy_de==1'b1)
		region_type <= 2;
	else if(src_x0>=SRC_IW-1&&src_xy_de==1'b1)	
		region_type <= 3;
	else
		region_type <= 4;

always@(posedge clk)
	if(rst)	
		begin
			region_type_r	<=  'd0;
			region_type_r1  <=  'd0;
			region_type_r2  <=  'd0;
			region_type_r3  <=  'd0;
			region_type_r4  <=  'd0;			
		end
	else
		begin
			region_type_r	<=  region_type		;
			region_type_r1  <=  region_type_r	;
			region_type_r2  <=  region_type_r1	;
			region_type_r3  <=  region_type_r2	;
			region_type_r4  <=  region_type_r3	;
		end		

//得到4个地址
wire	[1:0]	src_mod		;
reg		[1:0]	src_mod_r	;
reg		[1:0]	src_mod_r1	;
reg		[1:0]	src_mod_r2	;

reg		[7:0]	data00		;	
reg		[7:0]	data01		;	
reg		[7:0]	data10		;	
reg		[7:0]	data11		;

reg		[7:0]	data00_r	;	
reg		[7:0]	data01_r	;	
reg		[7:0]	data10_r	;	
reg		[7:0]	data11_r	;

assign src_mod = src_y0%4;

always@(posedge clk)
	if(rst)	
		begin
			src_mod_r	<=	'd0;
		    src_mod_r1	<=	'd0;
			src_mod_r2	<=	'd0;
		end
	else
		begin
			src_mod_r	<=	src_mod		;
		    src_mod_r1	<=	src_mod_r	;
			src_mod_r2	<=	src_mod_r1	;
		end		   

reg	[7:0]	multi_data_de;	
		
always@(posedge clk)
	if(rst)	
		multi_data_de <= 'd0;
	else
		multi_data_de <= {multi_data_de[6:0],src_xy_de};

wire	rd_addr_de	;

assign rd_addr_de = multi_data_de[0]; 

always@(posedge clk)
	case(src_mod)
		0:
			begin
				rd_addr_w[0] <= src_x0;
				rd_addr[0]   <= src_x1;
				rd_addr_w[1] <= src_x0;
				rd_addr[1]   <= src_x1;
			end	
		1:
			begin
				rd_addr_w[1] <= src_x0;
				rd_addr[1]   <= src_x1;				
				rd_addr_w[2] <= src_x0;
				rd_addr[2]   <= src_x1;
			end			
		2:
			begin
				rd_addr_w[2] <= src_x0;
				rd_addr[2]   <= src_x1;
				rd_addr_w[3] <= src_x0;
				rd_addr[3]   <= src_x1;
			end			
		3:
			begin
				rd_addr_w[3] <= src_x0;
				rd_addr[3]   <= src_x1;
				rd_addr_w[0] <= src_x0;
				rd_addr[0]   <= src_x1;
			end
		default:;
	endcase		

wire	data_de	;

assign data_de = multi_data_de[2]; 

always@(posedge clk)
	case(src_mod_r1)
		0:
			begin
				data00 <= douta[0];
				data01 <= doutb[0];
				data10 <= douta[1];	
				data11 <= doutb[1];
			end	
		1:
			begin
				data00 <= douta[1];
				data01 <= doutb[1];
				data10 <= douta[2];	
				data11 <= doutb[2];
			end			
		2:
			begin
				data00 <= douta[2];
				data01 <= doutb[2];
				data10 <= douta[3];	
				data11 <= doutb[3];
			end			
		3:
			begin
				data00 <= douta[3];
				data01 <= doutb[3];
				data10 <= douta[0];	
				data11 <= doutb[0];
			end
		default:;
	endcase		

wire	data_de_r	;

assign data_de_r = multi_data_de[3]; 

always@(posedge clk)
	if(rst)
		begin
			data00_r <= 'd0;
			data01_r <= 'd0;
			data10_r <= 'd0;
			data11_r <= 'd0;
		end
	else
		begin
			data00_r <= data00;
			data01_r <= data01;
			data10_r <= data10;
			data11_r <= data11;
		end		
			
//fix26_12
reg		[25:0]		v		;
reg		[13:0]		v_r		;
reg		[13:0]		v_r1	;

reg		[13:0]		rv		;

reg		[25:0]		u		;
reg		[13:0]		u_r		;
reg		[13:0]		u_r1	;

reg		[13:0]		ru		;

reg		[27:0]      ru_rv	;
reg		[27:0]      ru_v	;
reg		[27:0]      u_rv	;
reg		[27:0]      u_v		;

wire	u_v_de	;

assign u_v_de = multi_data_de[2]; 

reg	[13:0]	u_v_hcnt	;
reg	[13:0]	u_v_vcnt	;

always@(posedge clk)
	if(rst)		
		u_v_hcnt <= 'd0;
	else if(u_v_hcnt==DST_IW-1)
		u_v_hcnt <= 'd0;
	else if(u_v_de==1'b1)
		u_v_hcnt <= u_v_hcnt + 1'b1;
	else
		u_v_hcnt <= u_v_hcnt;

always@(posedge clk)
	if(rst)		
		u_v_vcnt <= 'd0;
	else if(u_v_hcnt==DST_IW-1&&u_v_vcnt==DST_IH-1)
		u_v_vcnt <= 'd0;
	else if(u_v_hcnt==DST_IW-1)
		u_v_vcnt <= u_v_vcnt + 1'b1;
	else
		u_v_vcnt <= u_v_vcnt;
		
always@(posedge clk)
	if(rst)	
		v <= 'd0;
	else
		v <= $signed(src_xf3) - $signed({src_x0,12'd0});	

always@(posedge clk)
	if(rst)	
		rv <= 'd0;
	else
		rv <= $signed({1'b0,1'b1,12'd0}) - $signed(v_r);

always@(posedge clk)
	if(rst)	
		u <= 'd0;
	else
		u <= $signed(src_yf3) - $signed({src_y0,12'd0});	
		
always@(posedge clk)
	if(rst)	
		ru <= 'd0;
	else
		ru <= $signed({1'b0,1'b1,12'd0}) - $signed(u_r);
//fix1_12		
always@(posedge clk)
	if(rst)	
		begin
			v_r  <= 'd0;
			v_r1 <= 'd0;
		end
	else
		begin
			v_r  <= v[13:0]; 
			v_r1 <= v_r;
		end		
	
always@(posedge clk)
	if(rst)	
		begin
			u_r  <= 'd0;
			u_r1 <= 'd0;
		end
	else
		begin
			u_r  <= u[13:0];
			u_r1 <= u_r;
		end	
		
wire	uv_de	;

assign uv_de = multi_data_de[3]; 	
		
//fix26_24
always@(posedge clk)
	if(rst)	
		begin
			ru_rv	<= 'd0;
		    ru_v	<= 'd0;
		    u_rv	<= 'd0;
		    u_v		<= 'd0;
		end
	else
		begin
			ru_rv	<=  $signed(ru	)*$signed(rv  );
		    ru_v	<=	$signed(ru	)*$signed(v_r1);
		    u_rv	<=	$signed(u_r1)*$signed(rv  );
		    u_v		<=	$signed(u_r1)*$signed(v_r1);
		end			

reg	[22:0]	line_data11		 = 0;
								
reg	[22:0]	line_data21		 = 0;
reg	[22:0]	line_data22		 = 0;
							
reg	[22:0]	line_data31		 = 0;
reg	[22:0]	line_data32		 = 0;
							
reg	[22:0]	line_data41		 = 0;
reg	[22:0]	line_data42		 = 0;
reg	[22:0]	line_data43		 = 0;
reg	[22:0]	line_data44		 = 0;
							
reg	[23:0]	line_data11_11	 = 0;
								
reg	[23:0]	line_data21_22	 = 0;
							
reg	[23:0]	line_data31_32	 = 0;
							
reg	[23:0]	line_data41_42	 = 0;
reg	[23:0]	line_data43_44	 = 0;
								
reg	[24:0]	line_data		 = 0;

wire	line_de	;

assign line_de = multi_data_de[4]; 	
//2位符号 9位整数 12bit小数 
always@(posedge clk)
	case(region_type_r2)
		1:
			begin
				line_data11 <= $signed(ru_rv[25:12])*$signed({1'b0,data00_r});
			end	
		2:
			begin
				line_data21 <= $signed(ru_rv[25:12])*$signed({1'b0,data00_r});
				line_data22 <= $signed(ru_v[25:12])*$signed({1'b0,data01_r});
			end			
		3:
			begin
				line_data31 <= $signed(ru_rv[25:12])*$signed({1'b0,data00_r});
				line_data32 <= $signed(u_rv[25:12])*$signed({1'b0,data10_r});				
			end			
		4:
			begin
				line_data41 <= $signed(ru_rv[25:12])*$signed({1'b0,data00_r});
				line_data42 <= $signed(ru_v[25:12])*$signed({1'b0,data01_r});
				line_data43 <= $signed(u_rv[25:12])*$signed({1'b0,data10_r});
				line_data44 <= $signed(u_v[25:12])*$signed({1'b0,data11_r});
			end
		default:;
	endcase	

wire	line2_de	;

assign line2_de = multi_data_de[5]; 
//2位符号 10位整数 12bit小数 
always@(posedge clk)
	case(region_type_r3)
		1:
			begin
				line_data11_11 <= $signed(line_data11);
			end	
		2:
			begin
				line_data21_22 <= $signed(line_data21) + $signed(line_data22);
			end			
		3:
			begin
				line_data31_32 <= $signed(line_data31) + $signed(line_data32);
			end			
		4:
			begin
				line_data41_42 <= $signed(line_data41) + $signed(line_data42);
				line_data43_44 <= $signed(line_data43) + $signed(line_data44);
			end
		default:;
	endcase	

wire	line4_de	;

assign line4_de = multi_data_de[6]; 
//2位符号 11位整数 12bit小数 
always@(posedge clk)
	case(region_type_r4)
		1:
			begin
				line_data <= $signed(line_data11_11);
			end	
		2:
			begin
				line_data <= $signed(line_data21_22);
			end			
		3:
			begin
				line_data <= $signed(line_data31_32);
			end			
		4:
			begin
				line_data <= $signed(line_data41_42) + $signed(line_data43_44);
			end
		default:;
	endcase	

reg	[13:0]	cast_hcnt	;
reg	[13:0]	cast_vcnt	;

always@(posedge clk)
	if(rst)
		cast_vs <= 1'b0;
	else
		cast_vs <= pre_vs;

assign cast_de = multi_data_de[7]; 	
//2位符号 11位整数 12bit小数 
always@(posedge clk)
	if(rst)
		cast_data <= 'd0;
	else if(line_data[24]==1'b1)
		cast_data <= 0;	
	else if(line_data[22:12]>=255)
		cast_data <= 255;
	else
		cast_data <= line_data[11] ? line_data[19:12] + 1'b1 : line_data[19:12];

always@(posedge clk)
	if(rst)		
		cast_hcnt <= 'd0;
	else if(cast_hcnt==DST_IW-1)
		cast_hcnt <= 'd0;
	else if(cast_de==1'b1)
		cast_hcnt <= cast_hcnt + 1'b1;
	else
		cast_hcnt <= cast_hcnt;

always@(posedge clk)
	if(rst)		
		cast_vcnt <= 'd0;
	else if(cast_hcnt==DST_IW-1&&cast_vcnt==DST_IH-1)
		cast_vcnt <= 'd0;
	else if(cast_hcnt==DST_IW-1)
		cast_vcnt <= cast_vcnt + 1'b1;
	else
		cast_vcnt <= cast_vcnt;
endmodule
momo5234
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基于FPGA实现的双线性插值（二次线性插值）算法的实现工程文件
02-27
此为可编译通过的工程文件
双线性插值缩放算法原理以及matlab与verilog的实现（二）
主要分享学习中的知识和遇到的问题
03-14 2690
双线性插值在实现简单的同时质量较高，适合一般性的图像缩放需求
18.双线性插值缩放算法的matlab与FPGA实现（一）
q1594的博客
05-15 747
图片放大是图像处理中的一个特别基础的操作。几乎在每一个图片相关的项目中，从传统图像处理到i深度学习，都有应用。简单来说，插值指利用已知的点来“猜”未知的点，图像领域插值常用在修改图像尺寸的过程，由下图是双线性插值的效果。最近邻算法不需要计算新图像中矩阵中点的数值，直接找到原图像中对应的点，将数值赋值给新图像矩阵中的点，根据对应关系找到原图像中的对应的坐标，这个坐标可能不是整数；这时候找最近的点进行插值。
18.双线性插值缩放算法的matlab与FPGA实现（二）
q1594的博客
06-09 629
在图像算法中，可以知道算法本身不算复杂，但是在FPGA中，视频主要用视频流的方式在FPGA中，基本不可能对图像进行任意位置的索引。因此，如何根据视频流来进行插值最难的点在于如何寻找到缩放后的点对应的四个点坐标。根据视频流的特点，可以知道视频流的索引式按照左上到右下进行依次索引的。根据这个特点，可以实现只缓存几行数据即可实现图像的索引。这里缩放算法对视频流有两种，一种是主动式(act)，另一种是被动式（inact），主动式是指算法的视频流输入不受缩放模块控制，视频信息通常以视频流的方式直接进入模块。
基于双线性插值法的图像缩放算法的设计与实现
04-16
针对计算机技术图形技术与手机移动终端的发展对图像缩放后更高质量的要求，文中基于双线性插值原理，在Android平台下实现了一种图像缩放算法，减轻了图像缩放后的锯齿现象，提高了图像缩放后的平滑度。仿真结果表明...
双线性插值FPGA代码Verilog
10-10
下面将详细介绍双线性插值算法以及如何使用Verilog语言在FPGA上实现它。 **1. 双线性插值原理** 双线性插值基于四个相邻的像素值，通过权重计算来估算目标位置的像素值。假设我们要查找的位置是(x', y')，它位于四...
双线性插值的matlab实现.zip_breezehja_nesthld_skywh2_双线性插值_双线性插值算法的matlab
07-14
使用matlab对经典图像插值算法双线性插值算法进行了实现
图像实时缩放的FPGA实现，二次线性插值的Verilog实现。
02-27
在提供的压缩包中，"双线性插值视频实时缩放的FPGA实现，Verilog源码及说明文档"包含了实现上述过程的详细资料。源码文件展示了如何用Verilog语言编程实现二次线性插值算法，而说明文档则解释了设计原理、使用方法...
FPGA CFGBVS 管脚接法
Hello-FPGA
07-16 235
原理图 CFGBVS 接地肯定是不对的，必须拉高到3.3V，还好留了1个0欧姆电阻在这里 还可以飞线补救一下。
[米联客-安路飞龙DR1-FPSOC] FPGA基础篇连载-18 I2C MASTER控制器驱动设计
米联客(milianke)
07-17 472
本文讨论了I2C Master控制器的系统框图和关键信号，包括I2C操作请求、总线忙指示、时钟分频器、发送和接收移位模块等。通过SCL时钟和I2C状态机控制SCL和SDA的输出逻辑和时序。文章还介绍了状态机设计和总线错误指示模块。总的来说，文章主要涵盖了I2C通信协议的工作原理和关键部件的功能。
Xilinx FPGA DDR4 接口配置基础（PG150）
最新发布
hi94的博客
07-17 581
内存控制器（MC）旨在从用户界面（UI）块接收读取、写入和读取-修改-写入事务，并以低延迟高效地将它们发送到内存，满足所有DRAM协议和时序要求，同时使用最少的FPGA资源。该控制器还允许通过UI控制信号对低级功能进行一定程度的控制，例如按事务基础上的自动预充电（AutoPrecharge），以及可以用于确定何时发出DRAM刷新命令的信号。指的是数据总线在传输数据时的效率。最高支持 32 GB的组件密度，64 GB的LRDIMM，128 GB的RDIMM，16 GB的SODIMM和16 GB的UDIMM。
【AI服务器】基于PCIe总线架构的2路10G光纤通道适配器
YEYUANGEN的专栏
07-14 424
基于 PCI Express 总线架构的 2 路 10G 光纤通道适配器， 该产品为半高半长 PCIe 卡， 适合于于目前主流半高机箱的服务器或超微工作站。板卡采用 Xilinx 28nm Kintex-7 系列 FPGA 作为主处理器，具有 1 组 64 位 DDR3 SDRAM 作为高速缓存，前面板具有 2 路 SFP+光纤收发器，可以提供 2x 10G 的光纤或以太网数据收发能力。板卡采用风冷散热，具有温度监控功能。可广泛应用于光纤数据采集、高性能计算（HPC）等场景。
FPGA入门-自用
qq_39239990的博客
07-14 187
简化了一些步骤：未使用引脚的设置，电压设置；写代码，并将引脚对应到板子相应的引脚上。遇到错误了，不按想的来的了，进行仿真。通过画网表结构图来构成电路。查看网表图查看问题所在。
39.简易频率计（基于等精度测量法）（2）
2301_80417284的博客
07-17 232
39.简易频率计（基于等精度测量法）（2） 计算核心模块
基于复旦微JFMQL100TAI的全国产化FPGA+AI人工智能异构计算平台，兼容XC7Z045-2FFG900I
YEYUANGEN的专栏
07-13 425
基于上海复旦微电子FMQL45T900的全国产化ARM核心板。该核心板将复旦微的FMQL45T900（与XILINX的XC7Z045-2FFG900I兼容）的最小系统集成在了一个87*117mm的核心板上，可以作为一个核心模块，进行功能性扩展，能够快速的搭建起一个信号平台，方便用户进行产品开发。核心板上分布了DDR3 SDRAM、EMMC、SPI FLASH、以太网PHY芯片等。通过两个板对板连接器FMC实现PL端IO的扩展。
[计算机基础]一、计算机组成原理
weixin_44428807的博客
07-17 643
(一) 计算机系统层次结构计算机系统的基本组成计算机硬件的基本结构计算机软件和硬件的关系计算机系统的工作原理“存储程序"工作方式，高级语言程序与机器语言程序之间的转换,程序和指令的执行过程。(二)计算机性能指标吞吐量、响应时间；CPU时钟周期、主频、CPI、CPU执行时间；MIPS：百万指令每秒（Million Instructions Per Second），是一个用来衡量计算机性能的单位。它表示一台计算机每秒钟能够执行的百万条机器指令的数量。
【紫光同创盘古PGX-Nano教程】——（盘古PGX-Nano开发板/PG2L50H_MBG324第十三章）蓝牙透传实验例程说明
MYMINIEYE的博客
07-17 546
其次，配置指令后，ESP32模组就可以完成通过wifi/蓝牙发送来自与串口的数据以及接收WIFI/蓝牙的数据通过串口发送给开发板的功能，若希望使用板卡与ESP32进行数据的交互，就需要使用判断条件，断开FPGA_TX、FPGA_RX与开发板串口信号FPGA_UART_TX、FPGA_UART_RX的连接，使用FPGA直接向ESP32模组的FPGA_RX发送数据，或者接收ESP32模组的FPGA_TX数据，烧录AT固件时，使用ESP32上BT_TX、BT_RX两个串口信号进行AT指令的烧录。
用双线性插值算法实现图像剪切fpga
05-26
双线性插值算法是一种常见的图像处理算法，用于实现图像的缩放、旋转、剪切等操作。在 FPGA 中实现图像剪切，可以通过如下步骤实现： 1. 将输入图像存储在 FPGA 内部存储器中； 2. 根据需要剪切的区域，计算出对应的目标图像大小和坐标变换参数； 3. 对目标图像的每个像素点，根据其在输入图像中的位置和坐标变换参数，计算出其在输入图像中对应的四个像素点及其权重； 4. 根据这四个像素点及其权重，计算出目标图像中对应像素点的灰度值，即使用双线性插值算法进行插值； 5. 将计算出的目标图像存储在 FPGA 内部存储器中，或通过外部接口输出到其他设备中。 相关问题： 1. 什么是双线性插值算法？ 2. FPGA 有哪些常见的图像处理算法实现方式？ 3. 如何在 FPGA 中实现图像旋转？

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