🍀内容梗概 if —-else.和 case语法不能传播不定态 Verilog 的if - else 语法会被综合成为优先级选择的电路, 面积和时序均不够优化 在两级寄存器之间的硬件逻辑越少,则意味能够运行到更高的主频。