verilog测时钟频率代码

最新推荐文章于 2025-02-20 22:55:13 发布
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该段代码用于计算时钟信号clk_main的频率。通过在两个连续的上升沿之间记录时间差，然后取其倒数得出频率。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

initial begin
    real stime,duration;
    forever begin
        @(posedge clk_main)
        stime = $realtime;
        @(posedge clk_main)
        duration = $realtime - stime;
        clk_main_freq = 1000.0/duration;    
    end
end

解释：

clk_main第一个上升沿，把实时时间给stime；

下一个clk_main上升沿，将当前实时时间 - stime，就得到周期；

最后一级，周期倒数，就是频率了

verilog测频率
08-23
verilog测频率，已仿真，注释具体，结构简单
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首发于跟IC君一起学习集成电路 写文章 Verdi使用技巧——非连续有效信号量测方法 IC君 公众号 icstudy 数模混合设计工程师 10 人赞同了该文章 IC君的第42篇原创文章 （欢迎关注公众号 icstudy ，顺便在微信文章中点点广告） 上一篇文章IC君跟大家分享了Verdi使用技巧——连续有效信号量测方法。有不少网友在文章后留言或者微信给我留言，提供了一些其它方法。不得不说广大人民群众的智慧才是无穷无尽的，大家一起交流才能取得更大的进步！ 首先补充一下其他网友给我提供的
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verilog检测频率的代码
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