Design Compiler（综合）问题总结分享（一）

Q1: target_library和link_library区别?
A：target_library，即目标工艺库，用于生成工艺相关的门级网表。在Design Compiler的“compile”过程中，根据PPA（性能、功耗、面积）的要求，会选择逻辑门来满足设计功能和时序的要求。

Q2：综合的时候总是出现tri变量怎么办?
A: 在综合之前做如下设置
set verilogout_no_tri true

Q3： 综合完之后网表中有assign语句，怎么处理?
A: 在综合之前做如下设置
set_fix_multiple_port_nets -all -buffer_constants

Q4：综合阶段setup的violation怎么处理
A：
i.逻辑很复杂，修改design，加pipeline
ii.综合的命令，例如group_path一些option等
iii.把clock 过约，让工具加强力度
iv.如果是DCG flow的话，是不是def不够友好
v.是否用到了一些驱动能力小的cell
vi.是否可以用LVT
vii.Ungroup某些模块

Q5：link的时候出现下图问题怎么办？

A：图中是DW_minmux没有找到，猜测是DesignWare相关的库，没有添加到link_library，如下修改即可。另外，可以通过在
Synopsys/syn/T-2022.03-SP2/dw/doc/manuals/dwbb_userguide.pdf
查看到相关的design ware的介绍

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