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RSS订阅原创 CPU集成知多少之leaving reset
需要注意的是，并不是所有输入控制信号都是leaving reset逻辑来锁存的，例如有的CPU有halt控制，这个控制输入信号就没有做leaving reset，那么属于leaving reset的控制和非leaving reset得控制在集成时需要注意哪些呢？而有些参数是要根据不同的工作模式做修改的，例如上面提到的决定CPU启动rom还是内部tcm的配置，这种配置通常连接系统控制寄存器，这个寄存器可以通过CPU来改写。IP厂商提供的CPU，并非一点都不能修改，CPU的参数修改设定就是其中之一。
2024-08-04 19:51:25
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原创 PLL环路分析
当环路带宽小于参考频率的十分之一时，可以使用连续的s域模型来近似（环路滤波器将CP输出的离散信号滤波了）。其中ΔVcntrl是控制VCO的电压，KVCO是VCO的增益，表示控制电压与频率增量的关系，可以通过仿真获取。2.相位与频率和时间的关系： θ=ωt+φ=2πft+φ ，当时间t看作常量时，相位也可以做AC分析。由上式可以看出ICP/2π即是PFD和CP级联的相位差到输出电流的传输函数。Vcontrl/Icp就是环路滤波器的传输函数Zlf(s)。3.环路分析是在系统稳定的情况下，进行小信号分析。
2024-08-04 10:17:45
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原创 Memory Compiler如何选择Memory
地址单元个数就是字数（Depth），用N表示，数值为2n，n为地址码的位数。考虑memory的area，dynamic power，leakage power，setup/hold time, acess time，低功耗模式配置等。Mem用到的metal layer，出pin方向，poly方向，电源规划要求，timing margin，IR margin等。1024指的是Word_depth，words的数目，就是上面说的Depth。CEB: Chip使能信号，CEB低，WEB高的时候，数据被读出去。
2024-07-26 08:45:05
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原创 Boundary Scan参考脚本
原创链接：https://mp.weixin.qq.com/s/kGwwMPxRbwBYxQP_Fm_RJQ。分享更多内容关注WX公众号：IC蓝皮匠。Boundary scan 流程图。
2024-07-26 08:41:14
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原创 PLL基本功能实现过程简介
如图所示，PFD根据ref和div两个信号上升沿的相位差生成up和down这两个脉冲信号。当div上升沿快于ref上升沿时，down为高，这时CP对LPF放电。LPF的作用是将CP的充放电电流转换为电压。LPF也有稳定整个环路的作用，使整个环路保持一定的相位裕度。闭环以后ref和div比较，达到负反馈的过程，从而实现PLL的倍频功能。PLL是一个负反馈系统，通过调节输入信号ref频率和分频器分频比，从而达到稳定的频率输出。我们从Divider 输出断环，分析每个模块的作用，从而理解PLL的工作过程。
2024-07-26 08:37:18
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原创 CPU集成知多少
第二步，你需要把这个压缩包人家加压出来，并且把所有的文件都写到一个filelist里面（某CPU厂商的最简单CPU都有1700多个文件，如何把这么多文件自动列到一个文件里，后面告诉你），这样做的目的是可以让你一目了然的看到，这个压缩包文件里都有什么，也方便后续你查找资料。第五步，在SoC总，需要替换到CPU中clock gating，sram，加法器乘法器等（不要小瞧了这一步，某微公司没有替换clock gating的latch cell，直到后端布局布线才发现，差点造成公司灾难）。
2024-07-11 20:39:30
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原创 Tessent MBIST参考脚本
原创链接：https://mp.weixin.qq.com/s/m4bXcdDPtIL0oV4EJA2Zbg。分享更多内容关注WX公众号：IC蓝皮匠。
2024-07-07 09:49:11
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原创 Tessent MBSIT对Memory分组的方法
具体分法：工具吃了def，之后，会把memory都划分成cluster，然后用cluster的直径除以die size的对角线的值，得到的ratio值就是physical_cluster_size_ratio。10.需要满足，max_test_time_per_controller 和max_steps_per_controller的要求。通过命令，不同的group label下的Memory，要放在不同的Controller下面，一个Step下所有的DRAM，必须要有相同的Row，Colmn和Bank。
2024-07-06 20:06:36
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原创 Design Compiler（综合）问题总结分享（三）
A：采用Zero wire load综合，没有考虑Net delay，另外，综合的时候，也不考虑floorplan影响，不考虑ocv 影响，IR的影响等，一般要求如果clock过约25%左右，没有timing问题，对后端的timing收敛会比较友好。A：没有子模块的cell统称为leaf cel，我们在SDC对clock 约束的时候，一定要记得把path指到leaf cell，尽量不要在hier pin或者net上。DC阶段一般选择时序最差的工艺库，比如ss_m40，另外，不要用LVT的cell。
2024-07-06 20:04:01
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原创 Design Compiler（综合）问题总结分享（二）
DC在report_timing时候，会在每个路径找出延迟最大的路径(关键路径)，默认情况，如果不能为关键路径找一个更好的优化方案，就会停止对该路径进行优化。常用就是对IN_TO_REG，REG_TO_OUT设group_path这样不会影响REG_TO_REG的path。优化：在优化阶段，根据所施加的时序和面积约束，按照一定的算法对翻译结果进行逻辑重组和优化。A：按照verilog语法规则，把current_deisgn以及hier design中的port /cell/net的名字按照特定的名字规则。
2024-07-06 20:01:53
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原创 Tessent --- PDL
当关联的ICL模块是当前ICL顶部模块时，即当它与当前设计匹配时，只能iCall一个iTopProc。但是，可以在iTopProc内调用iCall iProc或iTopProc。为指定后续iProc命令引用的ICL模块，发出这个命令之后，随后定义的iProc都会对应的ICL模块进行定义。为后续iCall调用，当使用iCall命令调用该过程时，参数列表中的变量将被替换为iCall命令中指定的值。在调用iProc时，运行iProc内的命令。PDL是面向工程师的，工程师利用PDL语言，对ICL中的单元进行控制。
2024-06-30 20:12:16
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原创 聊聊反相器的设计
这是因为保证工艺的可靠性，考虑到流片时的偏差，当取最小值30nm时,流片出来会在30nm左右波动。PMOS尺寸一般比NMOS大，往往是length尺寸相同，width比NMOS大。通过以上的操作，NMOS的尺寸可以确定，PMOS的length也可以确定，接下来可以通过仿真的方式确定PMOS的width。调整PMOS尺寸，当上升和下降时间差不多，就可以确定整个反相器的尺寸。不聊理论，聊聊在实际设计中，反相器的设计。例如在低功耗设计时，length会取的比较大，这样漏电流比较小，但同时工作频率也会降低。
2024-06-30 20:10:59
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原创 Design Compiler（综合）问题总结分享（一）
A：target_library，即目标工艺库，用于生成工艺相关的门级网表。在Design Compiler的“compile”过程中，根据PPA（性能、功耗、面积）的要求，会选择逻辑门来满足设计功能和时序的要求。A：图中是DW_minmux没有找到，猜测是DesignWare相关的库，没有添加到link_library，如下修改即可。原创链接：https://mp.weixin.qq.com/s/GEIwCRpOktbUj2elA3CGHA。ii.综合的命令，例如group_path一些option等。
2024-06-30 20:07:38
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原创 大话芯片设计流程
第七和第八步是时序分析和时序仿真（也叫后仿真），在第六步结束后，会进行时序分析，检查布局布线后的时序是否满足芯片要求，速度能否达标，和前面的步骤一样，这一步也需要后端工作人员和设计人员协同合作，如果发现时序无法收敛，设计可能修改设计；在盖大楼的这步就是搬砖，和泥，砌砖，绑钢筋，水泥浇筑，一层层的实现大楼封顶的目标。规格制定是第一步，也是芯片设计的要考虑的做什么芯片，实现哪些功能，哪些参数是此款芯片的卖点等等，例如做一款手机芯片，第一步要考虑我们要做的是手机芯片，实现通信功能，拍照功能，高清显示功能等等；
2024-06-22 19:36:14
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原创 Tessent ICL介绍
ScanMux scan_in_mux SelectedBy sib { //定义scan mux的名字以及属性。ScanMux scan_in_mux SelectedBy sib { //定义scan mux的名字以及属性。ScanRegister tdr[0:0] { //定义scan register tdr[0]ScanRegister tdr[0:0] { //定义scan register tdr[0]//接到sib1的so。//接到sib1的so。
2024-06-18 11:25:10
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原创 Formality问题总结分享
A：辑锥是由设计中的组合逻辑电路组成的，每个逻辑锥可以有多个输入，但只有一个输出。如果把一个内部寄存器看作是圆锥的顶点，驱动其数据信号的那些寄存器看作圆锥的底面，而中间的组合逻辑网络则看作椎体。A：这取决于在DFT阶段，是否有对scan_mode做ECO处理，如果没有做任何处理，那么scan_mode就不要设成constant，这样会比的更全。因此，formality中的逻辑锥是一个用于描述和划分设计中组合逻辑电路的关键概念，它有助于更有效地进行形式验证和确保设计的一致性。
2024-06-17 08:57:19
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原创 Design Compiler（综合）基本流程和参考脚本
吃library，通过link_library等命令a. 设置搜索路径(search_path)b. 设置目标库(target_library)c. 设置链接库(link_library)
2024-06-16 08:51:28
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原创 Formality基本流程和参考脚本
Schematics的方式，大部分都是通过Schematics去对比compare point不等的pin，然后往前trace，追到源头不等的点。原创链接：https://mp.weixin.qq.com/s/OG5R1QtIInxG1zXyQCGyxg。Gui方式：首先fm_shell , 然后start_gui，source script.tcl。2.Load guidence（导入svf文件）Debug可以通过一些命令，也可以通过GUI的。shell方式：见参考脚本。
2024-06-13 07:19:10
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原创 MCU架构就这么定了！
Bus matrix是整个芯片的总线，芯片的总线包含接口CPU的ahb master，DMA的ahb master，ROM的ahb slave，DMA的ahb slave配置接口，一路ahb2apb接口作为整个MCU芯片apb的总线master等等。由于我们没有flash的lib，没办法，只能选择ROM了，好处是省去了flash controller的开发，坏处是与标的不符了，但现实就是现实，为了更大的目标，只好将就一下了。SRAM大小定为64KB，作为外部输入程序的存储，以及CPU的堆栈空间使用。
2024-06-09 21:54:08
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原创 100天从0开发MCU的schedule
完成DFT工作，包括scan plan，bsd，mbist，scan，atpg pattern，aptg sim等。原创链接：https://mp.weixin.qq.com/s/uOsZMtGQ2toS0JfybNC1kw。第一版Coding完成，合成正版MCU Design；完成数字后端工作，包括ARP/PV/IR/PT等；6月10日-6月30日（T0+4）第二阶段。8月1日-9月15日（T0+15）第四阶段。完成PLL建模，模块design。完成PLL，OSC design。完成PLL，OSC版图。
2024-06-06 08:30:59
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原创 万把块钱，可以从0搭建一套属于自己的MCU环境？？
团队搭建：目前我们是3位，一位数字前端，负责RTL设计和MCU构架搭建，以及验证工作和FPGA验证。购买E5-2680V2+64G+1T硬盘服务器，大概2000多元，但是还需要自己搭建防火墙，搭建VPN，这块了解下大概就要2万+。另外，买了服务器现在放家里，肯定影响休息，想了想这个后面如果参与的人多了，再考虑搭建。需要的IP以及模拟电路，EDA环境等，这些年有些积累，另外，缺少的部分网上也能找到点开源的或者自己写一些，该项成本也是0元。日拱一卒，坚持到底，越努力，越幸运！扫一扫，关注微信号，一起学习！
2024-06-04 07:39:22
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原创 爆肝！！！100天从0完成MCU设计
想想自己，从毕业刚入职的时候，一年10来万的工资，除了房租日常开销，基本上到手里只有2-3千块钱，当时上下班都是坐公交，骑自行车，有时候为了省几块钱公交费，经常走路回家，美其名曰锻炼身体。后来到了20年，身边越来越多人离职，听到的消息，都是某某去XX公司，工资翻了1倍，某某去XX公司总包100万等等。由于公司成立没多久，很多东西都是从0开发，这段时间是工作以来最累的时候，也是收获最大的时候，经常为了解决一个问题通宵加班，由于人少，也经常跨技能干，没有EDA环境，自己想办法搭，缺少IP，自己写，自己验证。
2024-06-04 07:34:55
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空空如也
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