modelsim仿真波形理解

最新推荐文章于 2023-09-09 18:32:40 发布

薇薇头0525

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文章标签： modelsim verilog

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在Modelsim仿真的波形中，clk信号的上升沿不适用于第一个时刻。波形图中，同一周期内的值归属于下一个周期，导致相关模块间可能存在一个周期的延迟问题。例如，模块a和b在时钟上升沿触发，b实际上接收到的是a的上一个周期输出值，因为b不会等待a完成变化。

摘要由CSDN通过智能技术生成

1. 在波形的最开始出是不存在上升沿或下降沿的说法的，即图中的clk在其最左边开始处，我们不能说成是 posedge clk，当然也就不能对其用always @(posedge clk) 了。

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modelsim仿真波形理解

1. 在波形的最开始出是不存在上升沿或下降沿的说法的，即图中的clk在其最左边开始处，我们不能说成是 posedge clk，当然也就不能对其用always @(posedge clk) 了。2. 波形图两个周期之间的数值是归属后一个周期的，也就是如果我们在clk的上升沿的到了一个值，那么它是属于下一个周期的（如此看来，波形图的第一个周期是不是就少了一个上升沿或者下降沿呢。
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