Modelsim仿真波形

学习quartus 和 verilog时离不开仿真工具,今天实现了modelsim仿真波形图的功能。

下载modelsim

对于新手而言,不需要破解ModelSim,可以用免费的ModelSim-Altera Starter Edition,也就是入门版,可以仿真一万行可执行代码(这一万行是指不包括注释,纯的代码)。只有非常大的设计才需要用ModelSim-Altera Edition或者ModelSim-SE版,下载链接:官网下载
在安装的时候,选择 Modelsim-Altera Start Edition(Licence is not required),然后按照正常流程安装。

编写设计和TEST_branch

以四位加法器为例:
下面展示 .V文件

module count4(out,reset,clk); 
output[3:0] out;
input reset,clk;
reg[3:0] out;
always @(posedge clk)
begin if (reset) out<=0; //同步复位
 else out<=out+1; //计数
endendmodule

仿真文件是.vt格式

`timescale 1ns/1ns
`include "count4.v"
module coun4_tp;
reg clk,reset; //测试输入信号定义为 reg 型
wire[3:0] out; //测试输出信号定义为 wire 型
parameter DELY=100;
count4 mycount(out,reset,clk); //调用测试对象
always #(DELY/2) clk = ~clk; //产生时钟波形
initial
begin //激励信号定义
clk =0; reset=0;
reset=1;
reset=0;#DELY 
#DELY #(DELY*20) $finish;
end
//定义结果显示格式
initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out);
endmodule 

编译成功后打开modelsim

仿真

1.在modelsim中新建工程,导入count4和count4_tb,编译这两个文件。
2.在library中的work目录找到count4_tb,右击选择“simuate”,再右击count4_tb-add to wave->all item in region
3.修改仿真时间
4.在Transcript中输入“run”即可运行。
在这里插入图片描述在这里插入图片描述

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ModelSim是一款常用的仿真工具,它可以根据设计文件和仿真文件生成波形图。波形图是用来观察和判断设计的代码功能是否正确的。在进行功能仿真时,需要准备以下文件:设计HDL源代码、测试激励代码(也称为TestBench)和仿真模型/库。设计HDL源代码可以使用VHDL语言或Verilog语言编写,而测试激励代码则是根据设计要求编写的激励程序,具有很大的灵活性。仿真模型/库根据设计中调用的器件供应商提供的模块而定,例如FIFO、ADD_SUB等。 ModelSim仿真分为前仿真和后仿真两种。前仿真是纯粹的功能仿真,用于验证电路的功能是否符合设计要求,不考虑电路门延迟和线延迟。后仿真则是时序仿真,可以考虑逻辑的时延和功能,综合考虑电路的路径延迟和门延迟的影响,验证电路在一定时序条件下是否满足设计构想,并检查是否存在时序违规。对于FPGA设计来说,通常只进行前仿真(功能仿真)即可。 ModelSim的使用方式可以分为直接使用ModelSim软件进行仿真和通过其他EDA工具如Quartus II调用ModelSim进行仿真(联合仿真)。无论是手动仿真还是自动仿真,它们都遵循以下5个步骤:新建工程、编写Verilog文件和TestBench仿真文件、编译工程、启动仿真器并加载设计顶层、执行仿真。 根据您的问题描述,我了解到您想了解ModelSim仿真波形中的两条红线以及与VHDL语言的关系。关于这个问题,我在提供的引用中没有找到相关的信息。鉴于此,我无法给出具体的回答。如果您还有其他问题,我会很乐意帮助您解答。

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