基于VHDL语言八位加法器设计

基于VHDL语言八位加法器设计

设计思路

​ 加法器是数字系统中的基本逻辑器件,减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式:并行进位和串行进位。并行进位加法器设有进位产生逻辑,运算速度较快;串行进位方式是将全加器级联构成多位加法器。

​ 并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加,相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此,在工程中使用加法器时,要在速度和容量之间寻找平衡点。

​ 实践证明,4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样,多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的,其电路原理图如图1所示

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软件说明: ModelSimSetup-13.1.0.162,QuartusSetup-13.1.0.162。

建立工程:

第一步:打开Quartus软件。

第二步:点击New Project Wizard -> next.

第三步:选择工程文件的存放位置,输入工程名 -> next -> next。

第四步:在family栏选择芯片型号-Cyclone IV E,在Name栏选择EP4CE115F29C7,选择完之后点击next。(如果不进行硬件调试时,此处默认即可)

第五步:检查工程有没有建错,点击完成。如下图:

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程序设计:

全加器顶层文件设计:

--文件名:ADDER8B.vhd 应与工程名保持一致:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER8B IS    --由4位二进制并行加法器级联而成的8位二进制加法器
PORT(C8:IN STD_LOGIC;
	  A8:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
	  B8:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
	  S8:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
	 CO8:OUT STD_LOGIC);
END ENTITY ADDER8B;

ARCHITECTURE ART OF ADDER8B IS
COMPONENT ADDER4B IS  
         --对要调用的元件ADDER4B的界面端口进行定义
PORT(C4: IN STD_LOGIC;
     A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
     B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
     S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
     CO4:OUT STD_LOGIC);
END COMPONENT ADDER4B;

SIGNAL SC:STD_LOGIC;    --4位加法器的进位标志
   BEGIN
   U1:ADDER4B    --例化(安装)一个4位二进制加法器U1
        PORT MAP(C4=>C8,A4=>A8(3 DOWNTO 0),
                    B4=>B8(3 DOWNTO 0),
                    S4=>S8(3 DOWNTO 0),CO4=>SC);
   U2:ADDER4B    --例化(安装)一个4位二进制加法器U2
        PORT MAP(C4=>SC,A4=>A8(7 DOWNTO 4),           
                            B4=>B8(7 DOWNTO 4),
                            S4=>S8 (7 DOWNTO 4),CO4=>CO8);
END ARCHITECTURE ART;

对四位二进制加法器原件进行实例化:

--文件名:ADDER4B.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER4B IS    								--4位二进制并行加法器
PORT(C4: IN STD_LOGIC;    --低位来的进位
	A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);    --4位加数
	B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位被加数
	S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--4位和
	CO4: OUT STD_LOGIC);    			--进位输出
END ENTITY ADDER4B;
ARCHITECTURE ART OF ADDER4B IS
 SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0);
 SIGNAL A5,B5: STD_LOGIC_VECTOR(4 DOWNTO 0);
 BEGIN 
    A5<='0'& A4;    	
              --将4位加数矢量扩为5位,为进位提供空间
    B5<='0'& B4;    	
              --将4位被加数矢量扩为5位,为进位提供空间
    S5<=A5+B5+C4 ;
    S4<=S5(3 DOWNTO 0);
         CO4<=S5(4);
END ARCHITECTURE ART;

文件仿真(这里采用modelsim仿真波形):

  1. 选择File-> New -> Verification/Debugging Files ->University Program VWF。

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2.打开测试文件。(右键点击添加端口,对输入信号初始化,赋值。)

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-UyQH9aqv-1591951739051)(G:\研究生\FPGA课程\笔记文档\rec\截图20200612164132.png)]

3.仿真结果:

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-3ycy2UIv-1591951739053)(G:\研究生\FPGA课程\笔记文档\rec\截图20200612164205.png)]

逻辑电路图:

显示编译成功后,选择菜单栏 Tools –>Netlist Viewers –>RTL Viewer 显示逻辑电路图

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