阻塞与非阻塞赋值的区别（重点！）

一、阻塞与非阻塞赋值(非常重要的问题！)

在进行Verilog模块编程时使用赋值操作要注意8个要点来编写代码就可以避免Verilog仿真时出现冒险和竞争的现象。**

首先注意2个要点（不在8个要点内）：

1） 在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构；
2） 在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。

这是因为综合前仿真和综合后仿真一致的缘故。如果不按照这两个要点来编写Verilog代码，也有可能综合出正确的逻辑，但前后仿真的结果就会不一致。

RHS：赋值等号右边的变量或表达式；RLS：赋值等号左边的变量或表达式。

Verilog标准定义了有些语句有明确的执行时间，有些语句没有，若有多条语句准备在同一时刻执行，但由于语句的执行顺序不同（但符合Verilog标准的语法），却会产生不同输出结果。这就造成了冒险和竞争的现象。常出现在阻塞赋值语句中。

1, 阻塞赋值的执行是只有一个步骤的操作，即计算RHS并更新LHS，此时不能允许来自任何其他Verilog语句的干扰。

阻塞的概念就是串行操作，可在多个always块中进行。但是可综合的阻塞在RHS不能设定有延迟（零延迟也不可）。理论上，阻塞语句，前面的语句和后面的只有概念的先后，无实质的延迟。