VCS init reg的使用心得


最近项目中,使用了VCS的编译及仿真命令“initreg”,有些想法遂记录一下:

initreg的使用语法

可以看VCS使用指导,也可以参见下帖:

https://blog.csdn.net/kevindas/article/details/102178944?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522162063451016780265415530%2522%252C%2522scm%2522%253A%252220140713.130102334…%2522%257D&request_id=162063451016780265415530&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2allsobaiduend~default-1-102178944.pc_search_result_hbase_insert&utm_term=vcs+initreg+config&spm=1018.2226.3001.4187

VCS打印所有变量的初始值

VCS提供了如下的环境变量,只要设定后,就会在sim目录下,打印出initreg设定后,0时刻顶层目录下的所有信号的初始值。

设定如下:
在这里插入图片描述
生成的file如下,其中一个是环境中的instance,另一个就是打印出的信号初始值。

在这里插入图片描述

使用时遇到的问题

最初使用config_file时,遇到了仿真卡死的问题,此折腾了很久(大半个下午),现在记录下来:
1.错误的config_file的写法,此时仿真挂死
在这里插入图片描述
2.修改后的config_file的写法,这样修改后,仿真可以顺利进行
在这里插入图片描述

领悟:此是不是先要指定顶层的层级值,才能配置下面instance出的模块的呢?谨此记录,盼高手解惑!

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VCS DVE(Version Control System Design and Verification Environment)是一个用于版本控制系统设计和验证环境的工具。以下是一些简要的使用教程: 1. 安装VCS DVE:首先,你需要从官方网站上下载并安装VCS DVE工具。根据你的操作系统选择合适的版本。 2. 创建工程:打开VCS DVE并创建一个新的工程。你可以指定工程的名称和存储位置。 3. 导入设计文件:将你的设计文件导入到VCS DVE中。这些文件可以是Verilog或SystemVerilog格式的。 4. 设计规约:在设计文件中添加适当的规约来描述设计行为。你可以使用SystemVerilog Assertions(SVA)或其他验证语言来定义规约。 5. 编写测试用例:创建测试用例来验证设计的正确性。这些测试用例应该覆盖设计的各个方面,包括各种边界条件和异常情况。 6. 运行仿真:使用VCS DVE的仿真功能来运行测试用例。你可以选择不同的仿真选项,如波形查看、代码覆盖率分析等。 7. 分析结果:分析仿真结果并检查设计是否满足规约和预期行为。你可以使用VCS DVE提供的调试工具来帮助定位问题。 8. 优化设计:如果发现设计存在问题或不满足要求,你可以进行优化或修改,然后重新运行仿真和分析。 以上仅是一个简要的使用教程,VCS DVE是一个功能强大的工具,可以在设计和验证过程中发挥重要作用。对于更详细的教程和指南,你可以参考VCS DVE的官方文档或相关教程资料。

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