VCS编译选项

makefile中变量代表一个文本字符串,添加VCS编译选项时，将变量的值用“”，反而会造成vcs编译器对命令的不识别.
export COMP_OPTS += "-cm line+cond+fsm+tgl"编译时会上报如下warning：
Ignoring unknown option ‘-cm’ passed to ‘vcs’ and continuing compilation.
修改为export COMP_OPTS += -cm line+cond+fsm+tgl便不会上报warning.
1.-v lib_file
用来读取verilog文件，lib_file可以是相对路径,也可以是绝对路径.
2.-y lib_dir
a. 用于指定搜索模块定义的verilog库目录;在源代码中找不到相应模块或UDP定义的模块时，在定义的目录中查找对应的文件;
b. 如果指定了多个目录，而且目录中包含了名字相同的module，那么会选择第一个包含此文件目录;
3.+libext
它与-y配合，用来指定查找的文件的后缀，例如+libext+.v查找.v文件.
4.+incdir+dir1+dir2+…
vcs从指定的目录当中查找源文件中所包含的include文件.
5.-file file_list.f
读取源文件列表
6.initreg
可以通过initreg对verilog代码中的变量、寄存器、mem在0时刻的值初始化.所支持的数据类型包括reg、bit、integer、int、logic.
a.initreg+random
对设计中所有的相关值做初始化.此选项必须在编译时添加，而且在运行时，必须添加如下之一选项：
+vcs+initreg+0、+vcs+initreg+1、+vcs+initreg+random、+vcs+initreg+seed_value.
b.initreg+config+config_file
对设计选定的模块做初始化.
c.config_file

instance top.d1 0 instance top.d1的变量、寄存器、mem的值初始化为0(仅仅对top.d1）
tree top 0 0 对所有模块的值初始化为0 其中(第一个0为level_number，0表示当前层次及下面所有层次，1表示当前层次，2表示当前层次及下面一层…n(>1)表示当前层次及下面n-1层;第2个0表示初始化的值为0,它可以是0|1|x|random)
tree top.d1 0 x 对top.d1及其下面所有模块的值初始化为x.
module gizmo 1 对所有例化了gizmo的模块值都初始化为1,即top.d1.g1, top.d1.g2, top.d2.g3, top.d2.g4.
modtree dev 0 random 对dev及其下面所有的模块值初始化为random,但是top模块不初始化.
d.exclude
编译选项中添加+vcs+initreg+random或+vcs+initreg+config+config_file时,可以包含如下选项：
+vcs+initreg+random+nomem 对mem和多维数组不初始化.
+vcs+initreg+random+noreg 对一维变量不初始化.
7.-l log_name
在编译选项中添加-l log_name时，会把编译的log写入相应的文件当中；在运行选项中添加时，会把运行的log写入对应的文件当中.
8.+define+macro=value
将macro的值传给文件中同名字的宏，如果是字符串需要用“”.
9.-o exe_name
输出名字为exe_name的可执行文件，名字可随意修改.
10.+nospecify
关闭模块的路径延时和时序检查功能提高仿真速度.
11.+notimingchecks
关闭specify模块的时序检查功能.在前仿真时可以关闭，后仿真时需要打开.
12.+delay_mode_zero
将spcify block中所有module的延时都置为0;将gate、switch、连续赋值的路径延时置为0.